| 講演名 | 2009-06-19 SoC向けMBISTにおける歩留りと面積のトレードオフに関する一考察(設計/テスト/検証,設計/テスト/検証) 新井 雅之, 遠藤 辰朗, 岩崎 一彦, 中尾 教伸, 鈴木 厳, |
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| 抄録(和) | 本研究では,メモリBIST回路の面積削減手法,および歩留りと面積を考慮したSRAMへの冗長割り当てアルゴリズムの有効性について評価する.まず,与えられたメモリセルフェール率に対する良品1チップあたりの面積を解析的に導出する.次に,良品1チップあたりの面積の最小化を目的として,各SRAMモジュールに対してスペア行を付加するか否かを決定するヒューリスティックアルゴリズムについて示す.また,ハードウェアオーバヘッドの削減のため,メモリBIST中の比較器においてエンコーダによって結果を圧縮する手法について示す.1000個以上のSRAMモジュールを持つベンチマーク回路に対して本手法を適用し,面積,歩留り,および良品1チップあたりの面積の観点から評価を行う.実験結果では,ヒューリスティックアルゴリズムおよびエンコーダ型比較器の適用によって,良品1チップあたりの面積が従来の構成より0.7%削減された. |
| 抄録(英) | In this study we evaluate the effectiveness of hardware overhead reduction of memory BIST and spare assignment algorithm. For a given memory cell fail rate, we theoretically analyze the area per a good die of an SoC with multiple SRAMs. We then propose the heuristic algorithm which determine whether each SRAM has the redundant row or not so that the area per a good die is minimized. We further propose the encoder-based comparator with small hardware overhead. With the memory benchmark SoCs which have more than 1000 SRAMs, the proposed comparator with heuristic algorithm is evaluated under several scenarios. The result shows that the overhead of encoder-based comparator is about the half of the conventional one, and combined with the heuristic algorithm it can reduce the total SoC area per a good die by 0.7%. |
| キーワード(和) | 組込みSRAM / MBIST / BISR / 良品1チップあたりの面積 |
| キーワード(英) | embedded SRAM / MBIST / BISR / area per a good die |
| 資料番号 | DC2009-11 |
| 発行日 |
| 研究会情報 | |
| 研究会 | DC |
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| 開催期間 | 2009/6/12(から1日開催) |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Dependable Computing (DC) |
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| 本文の言語 | JPN |
| タイトル（和） | SoC向けMBISTにおける歩留りと面積のトレードオフに関する一考察(設計/テスト/検証,設計/テスト/検証) |
| サブタイトル（和） | |
| タイトル（英） | Note on Yield and Area Trade-offs for MBIST in SoC |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 組込みSRAM / embedded SRAM |
| キーワード(2)（和/英） | MBIST / MBIST |
| キーワード(3)（和/英） | BISR / BISR |
| キーワード(4)（和/英） | 良品1チップあたりの面積 / area per a good die |
| 第 1 著者 氏名（和/英） | 新井 雅之 / Masayuki Arai |
| 第 1 著者 所属（和/英） | 首都大学東京システムデザイン学部:首都大学東京大学院システムデザイン研究科 Faculty of System Design, Tokyo Metropolitan University:Graduate School of System Design, Tokyo Metropolitan University |
| 第 2 著者 氏名（和/英） | 遠藤 辰朗 / Tatsuro Endo |
| 第 2 著者 所属（和/英） | 首都大学東京大学院システムデザイン研究科 Graduate School of System Design, Tokyo Metropolitan University |
| 第 3 著者 氏名（和/英） | 岩崎 一彦 / Kazuhiko Iwasaki |
| 第 3 著者 所属（和/英） | 首都大学東京システムデザイン学部:首都大学東京大学院システムデザイン研究科 Faculty of System Design, Tokyo Metropolitan University:Graduate School of System Design, Tokyo Metropolitan University |
| 第 4 著者 氏名（和/英） | 中尾 教伸 / Michinobu Nakao |
| 第 4 著者 所属（和/英） | (株)ルネサステクノロジ Renesas Technology Corp. |
| 第 5 著者 氏名（和/英） | 鈴木 厳 / Iwao Suzuki |
| 第 5 著者 所属（和/英） | (株)ルネサステクノロジ Renesas Technology Corp. |
| 発表年月日 | 2009-06-19 |
| 資料番号 | DC2009-11 |
| 巻番号（vol） | vol.109 |
| 号番号（no） | 95 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |