| 講演名 | 2009-06-19 テスト容易な並列プレフィックス加算器の設計手法(設計/テスト/検証,設計/テスト/検証) 鈴木 秀俊, 高木 直史, |
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| 抄録(和) | 並列プレフィックス加算器をテスト容易化する設計手法を提案する.並列プレフィクス加算器は,最下位から各桁までの桁上げ生成条件と伝搬条件を計算するプレフィクス計算を並列に行う.プレフィクス計算部の構成に自由度があり,計算時間や面積などの要求に合った構成が可能である.テストのための入力線を1本付加するとともに,加算器を構成する4種類の基本セルの機能を若干変更することにより,単一セル機能故障の仮定の下で,nビット加算器が24n-2個のパターンによりテスト可能となる. |
| 抄録(英) | We propose a design method of easily testable parallel prefix adders. In a parallel prefix adder, the prefix computation, i.e., computation of carry generation and propagation condition from the least significant position to each bit position is performed in parallel. There are several configurations of the prefix computation circuit, and hence, we can design a parallel prefix adder that fits a given requirement on the computation time, area etc. We can design an n-bit adder which can be tested with 24n-2 patterns under the cell fault model, by introducing an additional input line and modifying the functions of the cells of four kinds. |
| キーワード(和) | テスト容易化設計 / 並列プレフィックス加算器 |
| キーワード(英) | Design for testability / parallel prefix adder |
| 資料番号 | DC2009-10 |
| 発行日 |
| 研究会情報 | |
| 研究会 | DC |
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| 開催期間 | 2009/6/12(から1日開催) |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Dependable Computing (DC) |
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| 本文の言語 | JPN |
| タイトル（和） | テスト容易な並列プレフィックス加算器の設計手法(設計/テスト/検証,設計/テスト/検証) |
| サブタイトル（和） | |
| タイトル（英） | Design method of easily testable parallel prefix adders |
| サブタイトル（和） | |
| キーワード(1)（和/英） | テスト容易化設計 / Design for testability |
| キーワード(2)（和/英） | 並列プレフィックス加算器 / parallel prefix adder |
| 第 1 著者 氏名（和/英） | 鈴木 秀俊 / Hidetoshi SUZUKI |
| 第 1 著者 所属（和/英） | 名古屋大学情報科学研究科 Department of Information Engineering, Nagoya University |
| 第 2 著者 氏名（和/英） | 高木 直史 / Nafumi TAKAGI |
| 第 2 著者 所属（和/英） | 名古屋大学情報科学研究科 Department of Information Engineering, Nagoya University |
| 発表年月日 | 2009-06-19 |
| 資料番号 | DC2009-10 |
| 巻番号（vol） | vol.109 |
| 号番号（no） | 95 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |