講演名 2009-03-12
チップ内プログラマブル配線向け形式的検証手法(暗号処理回路,システムオンシリコンを支える設計技術)
田川 貴聡, 吉田 浩章, 藤田 昌宏,
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抄録(和) 近年の開発コストの増大に伴い、FPGAに代表されるプログラマブルなデバイスの重要性が増している。このようなデバイスの重要な構成要素としてプログラマブル配線があげられるが、主に人手で設計されるため誤りが混入しやすい。本論文ではトランジスタレベルにおけるプログラマブル配線向けの形式的検証手法を提案する。提案手法では仕様と設計を論理式で表現し、充足可能性判定問題を解くことにより検証を行う。一般的なFPGAアーキテクチャを例題として提案手法の適用可能規模の評価を行い、また実設計に対して提案手法を適用することで検証した例を示す。
抄録(英) As the development cost increases, programmable devices such as FPGAs are becoming critically important. A key component of such programmable devices is a programmable interconnect. Typically they are designed with full-custom design methodology and hence it is likely to have design errors. In this paper, we propose a formal verification method for on-chip programmable interconnect at the transistor level. We present a scalability analysis of the proposed method and also demonstrate that the proposed method successfully proves the correctness of an actual VLSI design.
キーワード(和) プログラマブル配線 / 形式的検証 / 充足可能性判定問題 / FPGA
キーワード(英) Programmable interconenct / formal verification / satisfiability problem / FPGA
資料番号 VLD2008-142
発行日

研究会情報
研究会 VLD
開催期間 2009/3/4(から1日開催)
開催地(和)
開催地(英)
テーマ(和)
テーマ(英)
委員長氏名(和)
委員長氏名(英)
副委員長氏名(和)
副委員長氏名(英)
幹事氏名(和)
幹事氏名(英)
幹事補佐氏名(和)
幹事補佐氏名(英)

講演論文情報詳細
申込み研究会 VLSI Design Technologies (VLD)
本文の言語 JPN
タイトル(和) チップ内プログラマブル配線向け形式的検証手法(暗号処理回路,システムオンシリコンを支える設計技術)
サブタイトル(和)
タイトル(英) A Formal Verification Method for On-Chip Programmable Interconnect
サブタイトル(和)
キーワード(1)(和/英) プログラマブル配線 / Programmable interconenct
キーワード(2)(和/英) 形式的検証 / formal verification
キーワード(3)(和/英) 充足可能性判定問題 / satisfiability problem
キーワード(4)(和/英) FPGA / FPGA
第 1 著者 氏名(和/英) 田川 貴聡 / Takaaki TAGAWA
第 1 著者 所属(和/英) 東京大学工学部電子工学科
Dept. of Electronic Engineering, University of Tokyo
第 2 著者 氏名(和/英) 吉田 浩章 / Hiroaki YOSHIDA
第 2 著者 所属(和/英) 東京大学大規模集積システム設計教育研究センター(VDEC):科学技術振興機構戦略的創造研究推進事業CREST
VLSI Design and Education Center (VDEC), University of Tokyo:CREST, Japan Science and Technology Agency
第 3 著者 氏名(和/英) 藤田 昌宏 / Masahiro FUJITA
第 3 著者 所属(和/英) 東京大学大規模集積システム設計教育研究センター(VDEC):科学技術振興機構戦略的創造研究推進事業CREST
VLSI Design and Education Center (VDEC), University of Tokyo:CREST, Japan Science and Technology Agency
発表年月日 2009-03-12
資料番号 VLD2008-142
巻番号(vol) vol.108
号番号(no) 478
ページ範囲 pp.-
ページ数 6
発行日