講演名 2009-03-12
ビアプログラマブルデバイスVPEXのチップ評価とDES暗号回路実装の検討(暗号処理回路,システムオンシリコンを支える設計技術)
川原崎 正英, 西本 智広, 國生 雄一, 北村 一真, 山田 翔太, 吉川 雅弥, 藤野 毅,
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抄録(和) 我々は,複合EXOR論理ゲートとインバータにより構成される基本論理素子(LE:Logic element)を用いたビアプログラマブルデバイスVPEXの研究を行ってきた.VPEXは,LE内部の第1ビア層のレイアウトを変更することにより,すべての2入力論理を含む12種類の論理を出力することができ,LE間の配線を第3ビア層でプログラムすることで,様々な組み合わせ論理回路を構成することができる.また,複数のLEを用いてレジスタ(DFF)を構成できるため,順序回路にも対応することができる.今回はVPEXアーキテクチャを用いて設計した小規模回路を搭載したテストチップを試作し,各論理の動作確認を行った.また,LE内部の論理ゲートを改良することで,回路面積削減を実現できた.回路実装検証の一例としてVPEXを用いてDES暗号回路を実装し,スタンダードセルを用いた場合との面積比較を行った.
抄録(英) We have been studied the via-programmable-device VPEX (V___ia P___rogrammable logic using ___clusive or array) whose logic element consists of the combination of complex-gate-type EXOR gate and Inverter. 12 kinds of logic functions including all two-input and one-output functions can be programmed by changing via-1 layout. Various kinds of combination logics are configured by changing via-3 layout which controls the connection between LEs. Register (DFF: D Flip Flops) can be realized by using some LEs, so sequential-logic is also programmed in the LE array. In this study, we have designed the test chip which has small-scale circuits using VPEX architecture, and check the operation of each logic functions. We improved the elements of LE and realized the decrease of circuit area. As an example of circuit implementation, we applied VPEX architecture to DES encryption circuit, and evaluated the chip area of VPEX compared to that of Standard Cells.
キーワード(和) ビアプログラマブルロジック / 電子ビーム描画 / Exclusive-OR / DES暗号回路
キーワード(英) Via-programmable-logic / EB direct writing / Exclusive-OR / DES encryption
資料番号 VLD2008-139
発行日

研究会情報
研究会 VLD
開催期間 2009/3/4(から1日開催)
開催地(和)
開催地(英)
テーマ(和)
テーマ(英)
委員長氏名(和)
委員長氏名(英)
副委員長氏名(和)
副委員長氏名(英)
幹事氏名(和)
幹事氏名(英)
幹事補佐氏名(和)
幹事補佐氏名(英)

講演論文情報詳細
申込み研究会 VLSI Design Technologies (VLD)
本文の言語 JPN
タイトル(和) ビアプログラマブルデバイスVPEXのチップ評価とDES暗号回路実装の検討(暗号処理回路,システムオンシリコンを支える設計技術)
サブタイトル(和)
タイトル(英) Chip evaluation and implementation of DES encryption using via-programmable-device VPEX
サブタイトル(和)
キーワード(1)(和/英) ビアプログラマブルロジック / Via-programmable-logic
キーワード(2)(和/英) 電子ビーム描画 / EB direct writing
キーワード(3)(和/英) Exclusive-OR / Exclusive-OR
キーワード(4)(和/英) DES暗号回路 / DES encryption
第 1 著者 氏名(和/英) 川原崎 正英 / Masahide Kawarasaki
第 1 著者 所属(和/英) 立命館大学院理工学研究科
Graduate school of Science and Engineering, Ritsumeikan University
第 2 著者 氏名(和/英) 西本 智広 / Tomohiro Nishimoto
第 2 著者 所属(和/英) 立命館大学院理工学研究科
Graduate school of Science and Engineering, Ritsumeikan University
第 3 著者 氏名(和/英) 國生 雄一 / Yuuichi Kokushou
第 3 著者 所属(和/英) 立命館大学院理工学研究科
Graduate school of Science and Engineering, Ritsumeikan University
第 4 著者 氏名(和/英) 北村 一真 / Kazuma Kitamura
第 4 著者 所属(和/英) 立命館大学院理工学研究科
Graduate school of Science and Engineering, Ritsumeikan University
第 5 著者 氏名(和/英) 山田 翔太 / Syouta Yamada
第 5 著者 所属(和/英) 立命館大学院理工学研究科
Graduate school of Science and Engineering, Ritsumeikan University
第 6 著者 氏名(和/英) 吉川 雅弥 / Masaya Yoshikawa
第 6 著者 所属(和/英) 名城大学理工学部
Faculty of Science and Engineering, Meijou University
第 7 著者 氏名(和/英) 藤野 毅 / Takeshi Fujino
第 7 著者 所属(和/英) 立命館大学院理工学研究科
Graduate school of Science and Engineering, Ritsumeikan University
発表年月日 2009-03-12
資料番号 VLD2008-139
巻番号(vol) vol.108
号番号(no) 478
ページ範囲 pp.-
ページ数 6
発行日