| 講演名 | 2009-03-11 クロック周期短縮のための挿入遅延量を抑えた回路への遅延挿入法(レイアウト,システムオンシリコンを支える設計技術) 谷 修平, 小平 行秀, 高橋 篤司, |
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| 抄録(和) | 従来のクロックの同時分配を前提とする完全同期方式の下で合成された論理回路に対し,クロック分配回路を一般同期化することで回路性能を向上させることは可能であるが,必ずしも十分な性能向上が得られるとは限らない.十分な性能向上を達成するために,一般同期方式を前提とした論理回路合成技術の開発が求められている.本研究は,理想的なクロック分配回路が合成可能であるとの前提で,与えられた論理回路に遅延挿入することで達成可能な論理回路の性能を,出来る限り小規模な修正で達成するための遅延挿入手法の開発を目的とする.本稿では,関連する整数挿入遅延量最小化問題がNP困難に属することを証明するとともに,大規模回路へ適用可能な遅延挿入法を提案し,実験でその効果を確認した. |
| 抄録(英) | In general-synchronous framework, in which the clock is distributed periodically to each register but not necessarily simultaneously, circuit performances are expected to be improved. For enough performance improvement, logic circuit synthesis method in general-synchronous framework is demanded. The purpose of this work is to develop a delay insertion method that realizes the maximum circuit performance in general synchronous framework by the minimum amount of inserted delays under the assumption that any clock schedule is realized by an deal clock distribution circuit. In this paper, we prove that the problem in which the amount of inserted delays is minimized is NP-hard. Then, we propose a new heuristic delay insertion method that can apply to large-scale circuits. In experiments, we evaluated the proposed method. |
| キーワード(和) | 一般同期回路 / 遅延挿入 / クロックスケジューリング |
| キーワード(英) | General-synchronous circuits / Delay insertion / Clock scheduling |
| 資料番号 | VLD2008-135 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2009/3/4(から1日開催) |
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| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | クロック周期短縮のための挿入遅延量を抑えた回路への遅延挿入法(レイアウト,システムオンシリコンを支える設計技術) |
| サブタイトル（和） | |
| タイトル（英） | A Delay Insertion Method for Clock Period Reduction with Fewer Delay Insertion in General-Synchronous Circuits |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 一般同期回路 / General-synchronous circuits |
| キーワード(2)（和/英） | 遅延挿入 / Delay insertion |
| キーワード(3)（和/英） | クロックスケジューリング / Clock scheduling |
| 第 1 著者 氏名（和/英） | 谷 修平 / Shuhei TANI |
| 第 1 著者 所属（和/英） | 東京工業大学大学院理工学研究科集積システム専攻 Dept. of Communications and Integrated Systems, Tokyo Institute of Technology |
| 第 2 著者 氏名（和/英） | 小平 行秀 / Yukihide KOHIRA |
| 第 2 著者 所属（和/英） | 東京工業大学大学院理工学研究科集積システム専攻 Dept. of Communications and Integrated Systems, Tokyo Institute of Technology |
| 第 3 著者 氏名（和/英） | 高橋 篤司 / Atsushi TAKAHASHI |
| 第 3 著者 所属（和/英） | 東京工業大学大学院理工学研究科集積システム専攻 Dept. of Communications and Integrated Systems, Tokyo Institute of Technology |
| 発表年月日 | 2009-03-11 |
| 資料番号 | VLD2008-135 |
| 巻番号（vol） | vol.108 |
| 号番号（no） | 478 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |