| 講演名 | 2009-05-14 Performance and Cost Evaluations of On-Chip Network Topologies in FPGAs , |
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| 抄録(和) | |
| 抄録(英) | The on-chip interconnection network has been used to connect many modules in reconfigurable systems, such as FPGAs. The network topology is a crucial factor that affects the performance and cost of the system, and various network topologies have been proposed so far. To reveal cost-efficient on-chip network structure in the reconfigurable systems, in this paper, we estimate the performance of 2-D mesh, 2-D torus, fat trees, Spidergon, and Concentrated mesh by using a network simulator. Then these topologies are synthesized by using the Xilinx ISE in order to show the number of slices required for each topology. The evaluation results show that Concentrated mesh outperforms 2D-mesh in terms of performance and cost. |
| キーワード(和) | |
| キーワード(英) | Network-on-Chip / k-ary n-cube / Spidergon / Fat-Tree / Concentrated Mesh / FPGA / Topology |
| 資料番号 | RECONF2009-3 |
| 発行日 |
| 研究会情報 | |
| 研究会 | RECONF |
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| 開催期間 | 2009/5/7(から1日開催) |
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| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 副委員長氏名（和） | |
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| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Reconfigurable Systems (RECONF) |
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| 本文の言語 | ENG |
| タイトル（和） | |
| サブタイトル（和） | |
| タイトル（英） | Performance and Cost Evaluations of On-Chip Network Topologies in FPGAs |
| サブタイトル（和） | |
| キーワード(1)（和/英） | / Network-on-Chip |
| 第 1 著者 氏名（和/英） | / Sen IN |
| 第 1 著者 所属（和/英） | Department of Information and Computer Science, Keio University |
| 発表年月日 | 2009-05-14 |
| 資料番号 | RECONF2009-3 |
| 巻番号（vol） | vol.109 |
| 号番号（no） | 26 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |