| 講演名 | 2009-01-30 順序回路の上位設計記述における等価性指定の自動化手法(高位検証,FPGA応用及び一般) 許 金美, 西原 佑, 松本 剛史, 藤田 昌宏, |
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| 抄録(和) | 上位設計記述に対する等価性検証では、トランザクションごとに周期的な動作を繰り返す設計を検証する際に、レイテンシとスループットを用いて等価性を指定する手法やそれに基づく検証ツールが提案されている。しかし、その指定には、設計と指定法の両者についての知識が必要となる。本研究では、レイテンシとスループットによる等価性を自動的に推定する手法を提案する。提案手法では、ランダムシミュレーションの結果から入出力信号のレイテンシとスループットの値を絞り込む。加えて、より効率的な推定のために、タグシミュレーションによって、可能性のあるレイテンシとスループットを限定する手法も併せて提案する。いくつかの例題に対する実験において、タグシミュレーションによるレイテンシとスループットの範囲の絞込み、および、ランダムシミュレーションによる2つの設計間で成り立つ等価性の推定が行えることを示す。 |
| 抄録(英) | There are several verifiers available that check the equivalence of high-level designs. In those tools, the equivalence to be checked is specified with the latency and throughput of the given designs. However, specifying them is not easy since it requires the users to have the detailed knowledge of the design and the equivalence specification method. In this work, we propose a method to infer the latency and throughput of a given high-level design. In the proposed method, using the results of random simulation, possbile latencies and throughputs are provided. In addition, to reduce the number of possible latencies and throughputs, we introduce a tag-simulation method where all possible latencies in the given design are statically derived. Through the experiments on example designs, we show that the proposed method is able to show correct latencies and throughputs. |
| キーワード(和) | 上位設計 / 等価性検証 / 等価性指定 / 順序回路 |
| キーワード(英) | High-level design / equivalence checking / equivalence specification / sequential circuit |
| 資料番号 | VLD2008-109,CPSY2008-71,RECONF2008-73 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2009/1/22(から1日開催) |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | 順序回路の上位設計記述における等価性指定の自動化手法(高位検証,FPGA応用及び一般) |
| サブタイトル（和） | |
| タイトル（英） | Automatic Equivalence Specification between Two Sequential Circuits in High-Level Design |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 上位設計 / High-level design |
| キーワード(2)（和/英） | 等価性検証 / equivalence checking |
| キーワード(3)（和/英） | 等価性指定 / equivalence specification |
| キーワード(4)（和/英） | 順序回路 / sequential circuit |
| 第 1 著者 氏名（和/英） | 許 金美 / Jinmei XU |
| 第 1 著者 所属（和/英） | 東京大学大学院工学系研究科電子工学専攻 Department of Electronics Engineering, University of Tokyo |
| 第 2 著者 氏名（和/英） | 西原 佑 / Tasuku NISHIHARA |
| 第 2 著者 所属（和/英） | 東京大学大学院工学系研究科電子工学専攻 Department of Electronics Engineering, University of Tokyo |
| 第 3 著者 氏名（和/英） | 松本 剛史 / Takeshi MATSUMOTO |
| 第 3 著者 所属（和/英） | 東京大学大規模集積システム設計教育研究センター VLSI Design and Education Center, University of Tokyo |
| 第 4 著者 氏名（和/英） | 藤田 昌宏 / Masahiro FUJITA |
| 第 4 著者 所属（和/英） | 東京大学大規模集積システム設計教育研究センター:科学技術振興機構戦略的創造研究推進事業 VLSI Design and Education Center, University of Tokyo:Core Research for Evolution Science and Technology, Japan Science and Technology Agency |
| 発表年月日 | 2009-01-30 |
| 資料番号 | VLD2008-109,CPSY2008-71,RECONF2008-73 |
| 巻番号（vol） | vol.108 |
| 号番号（no） | 412 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |