| 講演名 | 2009-01-29 フロアプランを考慮した高位合成のための高速なモジュール配置手法(高位合成,FPGA応用及び一般) 佐藤 亘, 大智 輝, 戸川 望, 柳澤 政生, 大附 辰夫, |
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| 抄録(和) | 近年のLSI設計プロセスの微細化に伴い,配線遅延がゲート遅延に対し相対的に増加してきている.そのため,高位合成の段階においてフロアプランを考慮する必要がある.LSI設計プロセスの微細化の一方で,Time to marketの条件が厳しく設計に割ける時間が短くなってきているため,フロアプランを考慮した高位合成を短時間で実行することが望まれる.本稿では,高位合成とフロアプランを繰り返し実行する環境の中で,高位合成の情報を利用した高速なモジュール配置手法を提案する.本手法はイタレーションしている高位合成を対象としてスケジューリング/FUバインディング工程で得られる情報を利用した構築的手法によって高速かつモジュール間の配線遅延を考慮した配置を実行する.計算機実験によって,対象とする高位合成システムに本手法を組み込んだ場合,システム全体の実行時間を平均で98%削減した. |
| 抄録(英) | As device feature size decreases, interconnect delay becomes the dominating factor of total delay. Therefore it is necessary to consider a floorplan in a stage of the high-level synthesis. While device feature size decreases, a condition of the Time to Market is severe, we need to design in a short time. Therefore it is desired to execute the high-level synthesis with floorplan in a short time. In this paper, we propose a high-speed module placement algorithm that used information of the high-level synthesis for the system that execute high-level synthesis and a floorplan repeatedly. This algorithm executes the placement fast that considered interconnect delay between modules by constructive method that used information of a scheduling/FU binding process. We show effectiveness of the proposed algorithm through experimental results. |
| キーワード(和) | 高位合成 / モジュール配置 / レジスタ分散型アーキテクチャ / モジュール間接続情報 |
| キーワード(英) | high level synthesis / floorplan / distributed-register architecture / conected-module infomation |
| 資料番号 | VLD2008-107,CPSY2008-69,RECONF2008-71 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2009/1/22(から1日開催) |
| 開催地（和） | |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | フロアプランを考慮した高位合成のための高速なモジュール配置手法(高位合成,FPGA応用及び一般) |
| サブタイトル（和） | |
| タイトル（英） | Fast Module Placement in Floorplan-aware High-level Synthesis |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 高位合成 / high level synthesis |
| キーワード(2)（和/英） | モジュール配置 / floorplan |
| キーワード(3)（和/英） | レジスタ分散型アーキテクチャ / distributed-register architecture |
| キーワード(4)（和/英） | モジュール間接続情報 / conected-module infomation |
| 第 1 著者 氏名（和/英） | 佐藤 亘 / Wataru SATO |
| 第 1 著者 所属（和/英） | 早稲田大学大学院基幹理工学研究科情報理工学専攻 Dept. of Computer Science and Engineering, Waseda University |
| 第 2 著者 氏名（和/英） | 大智 輝 / Akira OHCHI |
| 第 2 著者 所属（和/英） | 早稲田大学大学院基幹理工学研究科情報理工学専攻 Dept. of Computer Science and Engineering, Waseda University |
| 第 3 著者 氏名（和/英） | 戸川 望 / Nozomu TOGAWA |
| 第 3 著者 所属（和/英） | 早稲田大学大学院基幹理工学研究科情報理工学専攻 Dept. of Computer Science and Engineering, Waseda University |
| 第 4 著者 氏名（和/英） | 柳澤 政生 / Masao YANAGISAWA |
| 第 4 著者 所属（和/英） | 早稲田大学大学院基幹理工学研究科情報理工学専攻 Dept. of Computer Science and Engineering, Waseda University |
| 第 5 著者 氏名（和/英） | 大附 辰夫 / Tatsuo OHTSUKI |
| 第 5 著者 所属（和/英） | 早稲田大学大学院基幹理工学研究科情報理工学専攻 Dept. of Computer Science and Engineering, Waseda University |
| 発表年月日 | 2009-01-29 |
| 資料番号 | VLD2008-107,CPSY2008-69,RECONF2008-71 |
| 巻番号（vol） | vol.108 |
| 号番号（no） | 412 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |