| 講演名 | 2009-01-23 ラッチ設計を使ったホールドエラー補償手法 中村 祐一, 菅波 和幸, 田形 充, |
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| 抄録(和) | 本稿ではラッチ設計を使ったホールドエラー補償の設計手法とその評価について述べる。近年、プロセスの微細化に伴いトランジスタが高速化している。その影響で、FF間パスの遅延が必要以下であることに発生するホールドエラー補償に必要な、遅延ゲート設計が困難になることが予想されている。すなわち、十分な遅延を発生させるためには複数のゲートの連結が必要となり大きな面積が必要となる。そこで、本稿では遅延ゲートの変わりに1個のFFをLow/Highの2個のラッチに変換してリタイミングを行う手法と、クロックの半周期の遅延ゲートの代替として利用可能なラッチの挿入手法、及びこれらの組合せによる補償手法を提案する。本手法は、微小なホールドエラーから、非常に大きなホールドエラー、またはホールドエラーとセットアップエラーの両方が混在するような状態に対しても有効に補償を行う。本提案手法を200KTrクラスの論理回路に利用したところ、本手法の適用によって遅延ゲート挿入によるホールドエラー補償法と比較したところ、ホールドエラー補償による面積増加を半分程度に削減できることを実証した。 |
| 抄録(英) | This paper describes a hold error correction method by latch based design. According to process migration, the speed of transistors is going up. As a result, it is difficult to make reasonable delay gate for hold error correction which can recovers an incorrect action because of the small propagation delay between 2FFs. Currently, the area of delay gates is going to be increasing by the migration. We propose a hold error correction method by using a latch based design method which replaces 1FF to high and low latches, a latch insertion method and the combination of two methods. The proposed can be corrected circuits which have both small hold error and the large error. In the experimental results, we confirm in 200KTr. circuit that the proposed method can save 50% area of the hold error correction compared with the conventional buffer insertion method |
| キーワード(和) | VLSI / 論理設計 / ホールド補償 |
| キーワード(英) | VLSI / Logic Design / Hold error correction |
| 資料番号 | CAS2008-91,NLP2008-121 |
| 発行日 |
| 研究会情報 | |
| 研究会 | CAS |
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| 開催期間 | 2009/1/15(から1日開催) |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Circuits and Systems (CAS) |
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| 本文の言語 | JPN |
| タイトル（和） | ラッチ設計を使ったホールドエラー補償手法 |
| サブタイトル（和） | |
| タイトル（英） | A Hold Error Correction Method by Latch Based Design |
| サブタイトル（和） | |
| キーワード(1)（和/英） | VLSI / VLSI |
| キーワード(2)（和/英） | 論理設計 / Logic Design |
| キーワード(3)（和/英） | ホールド補償 / Hold error correction |
| 第 1 著者 氏名（和/英） | 中村 祐一 / Yuichi NAKAMURA |
| 第 1 著者 所属（和/英） | NECシステムIPコア研究所 System IP Core Labs, NEC Corp. |
| 第 2 著者 氏名（和/英） | 菅波 和幸 / Kazuyuki Suganami |
| 第 2 著者 所属（和/英） | NECソフトウエア北陸 NEC Software Hokuriku |
| 第 3 著者 氏名（和/英） | 田形 充 / Mitsuru Tagata |
| 第 3 著者 所属（和/英） | NECソフトウエア北陸 NEC Software Hokuriku |
| 発表年月日 | 2009-01-23 |
| 資料番号 | CAS2008-91,NLP2008-121 |
| 巻番号（vol） | vol.108 |
| 号番号（no） | 388 |
| ページ範囲 | pp.- |
| ページ数 | 5 |
| 発行日 | |