| 講演名 | 2009-02-16 ゲート内抵抗性オープン欠陥に対する微小遅延故障モデル(欠陥ベーステスト,VLSI設計とテスト及び一般) 新井 雅之, 周藤 明史, 岩崎 一彦, 中野 勝幸, 新谷 道広, 畠山 一実, 相京 隆, |
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| 抄録(和) | 本研究では,論理ゲート内の抵抗性オープン故障を対象とした故障モデルについて検討する.まず,信号の立上り/立下り遅延が与えられた値を超えるために必要なオープン故障の抵抗値をSPICEシミュレーションによって評価した.シミュレーション結果に基づき,3個の故障モデルについて検討を行った.これらはそれぞれ,故障の位置を考慮したモデル,故障の位置および抵抗値の分布を考慮したモデル,およびゲートの出力信号遷移を引き起こす入力ポートを考慮したモデルである.基本ゲートおよび小規模の回路に対してテストパタンおよび故障カバレージを導出し,従来の遷移遅延故障モデルに基づくテストはゲート内抵抗性オープン故障の検出に対して不十分であることを示す. |
| 抄録(英) | We discuss the fault model considering weak resistive opens inside the gate which might cause pattern-sequence-dependent and timing-dependent malfunction of the circuit. We assume the fixed observation interval for the signal transition, and derive the minimum resistance of intra-gate resistive opens to be detected as a fault by SPICE simulation. Based on the simulation results, we establish three fault models, that is, the one considering the location of the resistance, the one considering both the location and the resistance distribution, and the simplified one where str and stf faults considering the signal transition of the input ports are assumed. The coverage calculation for the primitive gates and small benchmark circuit reveals that the transition delay fault model is insufficient to detect weak opens inside the gate. |
| キーワード(和) | 微小遅延故障 / 抵抗性オープン欠陥 / ゲート内オープン / 遷移遅延故障 |
| キーワード(英) | small delay fault / resistive open defect / intra-gate open / transition delay fault |
| 資料番号 | DC2008-75 |
| 発行日 |
| 研究会情報 | |
| 研究会 | DC |
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| 開催期間 | 2009/2/9(から1日開催) |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Dependable Computing (DC) |
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| 本文の言語 | JPN |
| タイトル（和） | ゲート内抵抗性オープン欠陥に対する微小遅延故障モデル(欠陥ベーステスト,VLSI設計とテスト及び一般) |
| サブタイトル（和） | |
| タイトル（英） | Note on Small Delay Fault Model for Intra-Gate Resistive Open Defects |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 微小遅延故障 / small delay fault |
| キーワード(2)（和/英） | 抵抗性オープン欠陥 / resistive open defect |
| キーワード(3)（和/英） | ゲート内オープン / intra-gate open |
| キーワード(4)（和/英） | 遷移遅延故障 / transition delay fault |
| 第 1 著者 氏名（和/英） | 新井 雅之 / Masayuki Arai |
| 第 1 著者 所属（和/英） | 首都大学東京システムデザイン学部 Faculty of System Design, Tokyo Metropolitan University |
| 第 2 著者 氏名（和/英） | 周藤 明史 / Akifumi Suto |
| 第 2 著者 所属（和/英） | 首都大学東京システムデザイン学部 Faculty of System Design, Tokyo Metropolitan University |
| 第 3 著者 氏名（和/英） | 岩崎 一彦 / Kazuhiko Iwasaki |
| 第 3 著者 所属（和/英） | 首都大学東京システムデザイン学部 Faculty of System Design, Tokyo Metropolitan University |
| 第 4 著者 氏名（和/英） | 中野 勝幸 / Katsuyuki Nakano |
| 第 4 著者 所属（和/英） | (株)半導体理工学研究センター Semiconductor Technology Academic Research Center (STARC) |
| 第 5 著者 氏名（和/英） | 新谷 道広 / Michihiro Shintani |
| 第 5 著者 所属（和/英） | (株)半導体理工学研究センター Semiconductor Technology Academic Research Center (STARC) |
| 第 6 著者 氏名（和/英） | 畠山 一実 / Kazumi Hatayama |
| 第 6 著者 所属（和/英） | (株)半導体理工学研究センター Semiconductor Technology Academic Research Center (STARC) |
| 第 7 著者 氏名（和/英） | 相京 隆 / Takashi Aikyo |
| 第 7 著者 所属（和/英） | (株)半導体理工学研究センター Semiconductor Technology Academic Research Center (STARC) |
| 発表年月日 | 2009-02-16 |
| 資料番号 | DC2008-75 |
| 巻番号（vol） | vol.108 |
| 号番号（no） | 431 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
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