| 講演名 | 2008-11-17 階層型相互結合網における適応型ルーティングのハードウェア実装コストの検討(チップ間通信,ルーティング,インターコネクト,デザインガイア2008-VLSI設計の新しい大地) 金子 昌弘, 三浦 康之, 渡辺 重佳, |
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| 抄録(和) | LSIの高集積化に伴い「オンチップマルチプロセッサ」が注目されるようになり,階層型相互結合網TESHが提案された.TESHの適応型ルーティングアルゴリズムとして3種類の手法が提案され、シミュレーションにより有用性が確認されたが、そのハードウェアコストや遅延の増加については未検証である.本稿では,TESHの適応型ルーティングのCS法とLS法をVHDLで作成し,ハードウェア量や遅延について評価する. |
| 抄録(英) | By progress of VLSI technology, "On-Chip-Multiprocessor" which processes in parallel on a wafer has been realized, and a hierarchical interconnection network TESH was proposed. Three types of adaptive routing algorithms of TESH were proposed and their availability was verified by software simulation. However, it has not verified about the increase of the hardware cost and delay. In this paper, the two types of adaptive routing algorithms of TESH (the CS algorithm and the LS algorithm) are designed by VHDL and the delay and hardware cost are evaluated. |
| キーワード(和) | 相互結合網 / TESH / ルーティングアルゴリズム |
| キーワード(英) | Interconnection Network / TESH / Routing Algorithm |
| 資料番号 | RECONF2008-44 |
| 発行日 |
| 研究会情報 | |
| 研究会 | RECONF |
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| 開催期間 | 2008/11/10(から1日開催) |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Reconfigurable Systems (RECONF) |
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| 本文の言語 | JPN |
| タイトル（和） | 階層型相互結合網における適応型ルーティングのハードウェア実装コストの検討(チップ間通信,ルーティング,インターコネクト,デザインガイア2008-VLSI設計の新しい大地) |
| サブタイトル（和） | |
| タイトル（英） | Hardware Implementation Costs of Adaptive Routing in the Hierarchical Interconnection Network |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 相互結合網 / Interconnection Network |
| キーワード(2)（和/英） | TESH / TESH |
| キーワード(3)（和/英） | ルーティングアルゴリズム / Routing Algorithm |
| 第 1 著者 氏名（和/英） | 金子 昌弘 / Masahiro Kaneko |
| 第 1 著者 所属（和/英） | 湘南工科大学 Shonan Institute of Technology |
| 第 2 著者 氏名（和/英） | 三浦 康之 / Yasuyuki Miura |
| 第 2 著者 所属（和/英） | 湘南工科大学 Shonan Institute of Technology |
| 第 3 著者 氏名（和/英） | 渡辺 重佳 / Shigeyoshi Watanabe |
| 第 3 著者 所属（和/英） | 湘南工科大学 Shonan Institute of Technology |
| 発表年月日 | 2008-11-17 |
| 資料番号 | RECONF2008-44 |
| 巻番号（vol） | vol.108 |
| 号番号（no） | 300 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |