| 講演名 | 2008-11-18 配線遅延を考慮した回路モデル上でのハードウェアアルゴリズムの評価(システムレベル設計,デザインガイア2008-VLSI設計の新しい大地) 長瀬 哲也, 高木 一義, 高木 直史, |
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| 抄録(和) | 集積回路設計において,計算時間や面積などの要求に応じてハードウェアアルゴリズムを設計,選択することが重要となる.従来のハードウェアアルゴリズムの評価では,配線遅延を無視し,回路の段数により計算時間を評価する回路モデルが使用されていた.しかし,集積回路の微細化に伴い,論理素子の遅延に対して配線遅延が相対的に増加しており,配線遅延を考慮した,より現実に即した回路モデルが必要であると考えられる.本稿では,配線長に依存する配線遅延を仮定した回路モデルを提案し,種々のハードウェアアルゴリズムについて,計算時間を評価する.評価により,段数の小さい回路ほど配線遅延の影響が大きくなるという結果が得られた. |
| 抄録(英) | In the design of integrated circuits, it is important to design or choose algorithms according to the requirements such as the computation time and area. In the conservative logic circuit model, the computation time of hardware algorithms are evaluated by the circuit depth, and the wire delay has been ignored. However, with the recent miniaturization of the integrated circuits, the wire delay become significant and cannot be ignored relative to the delay of the logic elements. Therefore, the more realistic circuit model considering the wire delay is necessary. In this report, we propose a circuit model which assumes that the wire delay depends on its length. We evaluate computation time of several hardware algorithms. As a result, we could find that the effect of the wire delay grows in the circuit with small circuit depth. |
| キーワード(和) | 配線遅延 / ハードウェアアルゴリズム / 回路モデル / 並列乗算器 / 並列加算器 |
| キーワード(英) | wire delay / hardware algorithm / circuit model / parallel multiplier / parallel adder |
| 資料番号 | VLD2008-77,DC2008-45 |
| 発行日 |
| 研究会情報 | |
| 研究会 | DC |
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| 開催期間 | 2008/11/10(から1日開催) |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Dependable Computing (DC) |
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| 本文の言語 | JPN |
| タイトル（和） | 配線遅延を考慮した回路モデル上でのハードウェアアルゴリズムの評価(システムレベル設計,デザインガイア2008-VLSI設計の新しい大地) |
| サブタイトル（和） | |
| タイトル（英） | Evaluation of Hardware Algorithms on a Circuit Model Considering Wire Delay |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 配線遅延 / wire delay |
| キーワード(2)（和/英） | ハードウェアアルゴリズム / hardware algorithm |
| キーワード(3)（和/英） | 回路モデル / circuit model |
| キーワード(4)（和/英） | 並列乗算器 / parallel multiplier |
| キーワード(5)（和/英） | 並列加算器 / parallel adder |
| 第 1 著者 氏名（和/英） | 長瀬 哲也 / Tetsuya NAGASE |
| 第 1 著者 所属（和/英） | 名古屋大学大学院情報科学研究科 Graduate School of Information Science, Nagoya University |
| 第 2 著者 氏名（和/英） | 高木 一義 / Kazuyoshi TAKAGI |
| 第 2 著者 所属（和/英） | 名古屋大学大学院情報科学研究科 Graduate School of Information Science, Nagoya University |
| 第 3 著者 氏名（和/英） | 高木 直史 / Naofumi TAKAGI |
| 第 3 著者 所属（和/英） | 名古屋大学大学院情報科学研究科 Graduate School of Information Science, Nagoya University |
| 発表年月日 | 2008-11-18 |
| 資料番号 | VLD2008-77,DC2008-45 |
| 巻番号（vol） | vol.108 |
| 号番号（no） | 299 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |