| 講演名 | 2008-11-19 電流容量比を用いたデカップリング容量分配手法(電源ノイズ,デザインガイア2008-VLSI設計の新しい大地) 小林 進, 土居 直史, |
|---|---|
| PDFダウンロードページ |  PDFダウンロードページへ |
| 抄録(和) | 近年のLSIの高速化および低電圧化により電源ノイズの問題が顕在化しており、電源ノイズを抑制するための効果的な手段としてデカップリング容量が広く適用されている。本論文では、LSIチップ全面にわたって電源ノイズを効率的に抑制するデカップリング容量分配手法を提案する。効率的な容量分配のために、本論文は「電流容量比」(消費電流と容量との比)という概念を導入する。提案手法では、まずLSI設計初期段階において集中定数回路モデルを用いた簡易電源ノイズ解析を行い、電流容量比を見積もる。次にレイアウト設計において、この電流容量比を用いて局所的なデカップリング容量を決定する。90nmテクノロジのテストデータを用いたシミュレーションにより、提案手法の有効性を確認した。 |
| 抄録(英) | The high-speed and low-power system LSIs in recent years have crucial need for managing power supply noise so that it might not substantially affect the circuit functionality and performance. The decoupling capacitance is known as an effective measure for suppressing the power supply noise. In this paper, we propose a design methodology for decoupling capacitance budgeting, in which the decoupling capacitance is distributed appropriately over the LSI chip area in order to suppress the power supply noise of each local region. For efficient budgeting, we introduced a new concept of power-capacitance ratio, which is the ratio of power dissipation to capacitance. The proposed method first performs a simplified power supply noise analysis by using a lumped circuit model to determine the total required on-chip capacitance, and calculate the power-capacitance ratio. Then, in the layout design phase, the decoupling capacitance budgeting is performed by using the above power-capacitance ratio as a guideline. The effectiveness of the proposed method was verified by using SPICE simulations on example chip models of 90nm technology node. The verification results show that, even for a chip with very wide on-chip variation in power density, the proposed method can suppress the power supply noise of each local region effectively. |
| キーワード(和) | デカップリング容量 / 電源ノイズ / 消費電流 / レイアウト / シミュレーション |
| キーワード(英) | Decoupling Capacitance / Power Supply Noise / Power Dissipation / Layout Design / Simulation |
| 資料番号 | CPM2008-95,ICD2008-94 |
| 発行日 |
| 研究会情報 | |
| 研究会 | ICD |
|---|---|
| 開催期間 | 2008/11/11(から1日開催) |
| 開催地（和） | |
| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
| 委員長氏名（英） | |
| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Integrated Circuits and Devices (ICD) |
|---|---|
| 本文の言語 | JPN |
| タイトル（和） | 電流容量比を用いたデカップリング容量分配手法(電源ノイズ,デザインガイア2008-VLSI設計の新しい大地) |
| サブタイトル（和） | |
| タイトル（英） | An On-Chip Decoupling Capacitance Budgeting Methodology by Using Power-Capacitance Ratio |
| サブタイトル（和） | |
| キーワード(1)（和/英） | デカップリング容量 / Decoupling Capacitance |
| キーワード(2)（和/英） | 電源ノイズ / Power Supply Noise |
| キーワード(3)（和/英） | 消費電流 / Power Dissipation |
| キーワード(4)（和/英） | レイアウト / Layout Design |
| キーワード(5)（和/英） | シミュレーション / Simulation |
| 第 1 著者 氏名（和/英） | 小林 進 / Susumu KOBAYASHI |
| 第 1 著者 所属（和/英） | NECエレクトロニクス株式会社 NEC Electronics Corporation |
| 第 2 著者 氏名（和/英） | 土居 直史 / Naoshi DOI |
| 第 2 著者 所属（和/英） | NECエレクトロニクス株式会社 NEC Electronics Corporation |
| 発表年月日 | 2008-11-19 |
| 資料番号 | CPM2008-95,ICD2008-94 |
| 巻番号（vol） | vol.108 |
| 号番号（no） | 302 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |