| 講演名 | 2008-10-31 可変段数パイプラインアーキテクチャ(VSP)の更なる低消費電力化手法の提案とLSI設計(コンピュータシステム技術,先端的コンピュータシステム技術及び一般) 中林 智之, 佐々木 敬泰, 大野 和彦, 近藤 利夫, |
|---|---|
| PDFダウンロードページ |  PDFダウンロードページへ |
| 抄録(和) | 近年,モバイル端末等の高性能化に伴う消費電力の増加が問題となっており,低消費エネルギーと高性能の両立が要求されている.そこで我々は,低消費エネルギー化手法の一つとして可変段数パイプラインアーキテクチャ(VSP; Variable Stages Pipeline)を提案している.VSPはパイプラインレジスタにLDS-cellという特殊なセルを導入することでパイプライン段数を動的に変化させ実行時間を削減すると同時に,ステージ統合時に増加する組合せ回路内のグリッチを削減することで低消費エネルギーと高性能の両立を目指す手法である.しかし,従来のLDS-cellは単純なマスタースレーブ型DFFを用いているため,消費エネルギーの低減が十分とはいえなかった、そこで,本稿では高性能セミスタティックTSPC(True-single-phase clocking)DFF技術を用いたLDS-cellの提案,および実装を行う.更に実装したLDS-cellを用いてVSPプロセッサを設計し,その評価を行った.提案手法を詳細設計し,評価したところ,従来のVSPと比較して低電力モードにおいて平均9%程度消費エネルギーを削減できた.また,本稿では現在ROHM0.18um CMOSプロセスにて試作をしているVSPプロセッサについても述べる. |
| 抄録(英) | Recently, the increase of the energy consumption of mobile computers caused by performance enhancement becomes one serious problem. So many researches for low energy and high performance computing are performed. In order to reduce the energy consumption, variable stages pipeline architecture (VSP) is proposed. VSP processor adopts special pipeline register called LDS-cell to unify the pipeline stages and prevent glitch propagation caused by unified the stages on low energy mode. This paper improves VSP processor by introducing high performance semi-static TSPC (True-single-phase clocking) DFF into pipeline registers including LDS-cell. According to the evaluation results, the improved VSP can achieve 9% lower energy consumption than conventional VSP. This paper also presents the detailed design of the prototype VSP processor now fabricating using the ROHM 0.18um CMOS process. |
| キーワード(和) | 低消費電力 / パイプラインプロセッサ / フリップフロップ / セミスタティック回路 |
| キーワード(英) | low energy / pipeline processor / flip-flop / semi-static circuit |
| 資料番号 | CPSY2008-34 |
| 発行日 |
| 研究会情報 | |
| 研究会 | CPSY |
|---|---|
| 開催期間 | 2008/10/24(から1日開催) |
| 開催地（和） | |
| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
| 委員長氏名（英） | |
| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Computer Systems (CPSY) |
|---|---|
| 本文の言語 | JPN |
| タイトル（和） | 可変段数パイプラインアーキテクチャ(VSP)の更なる低消費電力化手法の提案とLSI設計(コンピュータシステム技術,先端的コンピュータシステム技術及び一般) |
| サブタイトル（和） | |
| タイトル（英） | Development of Improved Variable Stages Pipeline Architecture and its LSI Design |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 低消費電力 / low energy |
| キーワード(2)（和/英） | パイプラインプロセッサ / pipeline processor |
| キーワード(3)（和/英） | フリップフロップ / flip-flop |
| キーワード(4)（和/英） | セミスタティック回路 / semi-static circuit |
| 第 1 著者 氏名（和/英） | 中林 智之 / Tomoyuki NAKABAYASHI |
| 第 1 著者 所属（和/英） | 三重大学工学部 Department o Engineering, Mie University |
| 第 2 著者 氏名（和/英） | 佐々木 敬泰 / Takahiro SASAKI |
| 第 2 著者 所属（和/英） | 三重大学工学部 Department o Engineering, Mie University |
| 第 3 著者 氏名（和/英） | 大野 和彦 / Kazuhiko OHNO |
| 第 3 著者 所属（和/英） | 三重大学工学部 Department o Engineering, Mie University |
| 第 4 著者 氏名（和/英） | 近藤 利夫 / Toshio KONDO |
| 第 4 著者 所属（和/英） | 三重大学工学部 Department o Engineering, Mie University |
| 発表年月日 | 2008-10-31 |
| 資料番号 | CPSY2008-34 |
| 巻番号（vol） | vol.108 |
| 号番号（no） | 273 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |