| 講演名 | 2008-10-31 ハイパフォーマンスコンピューティングを目指したMPLDアーキテクチャの検討(先端的コンピュータシステム技術及び一般) 弘中 哲夫, 平川 直樹, 吉原 理記, 谷川 一哉, 佐藤 正幸, |
|---|---|
| PDFダウンロードページ |  PDFダウンロードページへ |
| 抄録(和) | 近年では高性能FPGAの登場により科学技術計算等を対象にしたHPC(High Performance Computing)の分野において研究が盛んである.HPCでは,近年のCPUの高速な動作周波数に対しFPGAのコンフィギュレーション速度はかなり遅いため,CPUの処理時間とFPGAのコンフィギュレーション時間の差により深刻なオーバーヘッドが生じるという問題がある.また,一般に演算とメモリが外部I/Oにより分断されており,FPGAの高い並列性を生かすのが難しいという問題がある.そこで,通常のメモリへの書き込み動作と同じ手法で高速にコンフィギュレーション行うことで高速な部分再構成ができるだけでなく,演算結果を外部I/Oを経由せずにFPGAがメモリにアクセスできるFPGAの可能性について紹介する. |
| 抄録(英) | As the practical use of high performance FPGA increases, research on using FPGAs in the field of HPC (High Performance Computing) for scientific calculation is recently increasing. In contrast to the high-speed operation frequency of CPU, the configuration speed of FPGA is quite slow, which cause a serious overhead by the difference of CPU processing time and FPGA configuration time on HPC. Also in general, arithmetic operations in the FPGA and data in memory are separated by external I/Os which arises overhead for executing highly parallel operation in the FPGA. To avoid the overheads, we present a FPGA which can be partially reconfigured by the same action used for writing data in a memory, and also present the possibility for an FPGA for accessing memory without using external I/Os for reading and writing results of arithmetic operation done in the FPGA. |
| キーワード(和) | FPGAアーキテクチャ / コンフィギュレーション / 部分再構成 |
| キーワード(英) | FPGA architecture / configuration / partial configuration |
| 資料番号 | CPSY2008-31 |
| 発行日 |
| 研究会情報 | |
| 研究会 | CPSY |
|---|---|
| 開催期間 | 2008/10/24(から1日開催) |
| 開催地（和） | |
| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
| 委員長氏名（英） | |
| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Computer Systems (CPSY) |
|---|---|
| 本文の言語 | JPN |
| タイトル（和） | ハイパフォーマンスコンピューティングを目指したMPLDアーキテクチャの検討(先端的コンピュータシステム技術及び一般) |
| サブタイトル（和） | |
| タイトル（英） | Consideration of MPLD Architecture for High Performance Computing |
| サブタイトル（和） | |
| キーワード(1)（和/英） | FPGAアーキテクチャ / FPGA architecture |
| キーワード(2)（和/英） | コンフィギュレーション / configuration |
| キーワード(3)（和/英） | 部分再構成 / partial configuration |
| 第 1 著者 氏名（和/英） | 弘中 哲夫 / Tetsuo HIRONAKA |
| 第 1 著者 所属（和/英） | 広島市立大学大学院情報科学研究科情報工学専攻 Graduated School of Information Sciences, Hiroshima City University |
| 第 2 著者 氏名（和/英） | 平川 直樹 / Naoki HIRAKAWA |
| 第 2 著者 所属（和/英） | 広島市立大学大学院情報科学研究科情報工学専攻 Graduated School of Information Sciences, Hiroshima City University |
| 第 3 著者 氏名（和/英） | 吉原 理記 / Masanori YOSHIHARA |
| 第 3 著者 所属（和/英） | 広島市立大学大学院情報科学研究科情報工学専攻:(現)株式会社ルネサステクノロジ Graduated School of Information Sciences, Hiroshima City University:(Present office)Renesas Technology Corp. |
| 第 4 著者 氏名（和/英） | 谷川 一哉 / Kazuya TANIGAWA |
| 第 4 著者 所属（和/英） | 広島市立大学大学院情報科学研究科情報工学専攻 Graduated School of Information Sciences, Hiroshima City University |
| 第 5 著者 氏名（和/英） | 佐藤 正幸 / Masayuki SATO |
| 第 5 著者 所属（和/英） | 太陽誘電株式会社 Taiyo Yuden Co., Ltd. |
| 発表年月日 | 2008-10-31 |
| 資料番号 | CPSY2008-31 |
| 巻番号（vol） | vol.108 |
| 号番号（no） | 273 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |