| 講演名 | 2008/2/1 自己組織化ウェーハ張り合わせによる三次元集積化技術(配線・実装技術と関連材料技術) 福島 誉史, 田中 徹, 小柳 光正, |
|---|---|
| PDFダウンロードページ | PDFダウンロードページへ |
| 抄録(和) | 素子の微細化によりLSIの性能は飛躍的に向上したが,一方でLSIの高集積化、大容量化に伴う配線信号遅延やクロストーク、消費電力の増加が大きな問題となっている。このような配線絡みの問題を解決するために、低抵抗のCu配線や低誘電率層間絶縁膜の検討が精力的に行われている。しかし、これらの技術を使っても配線起因の問題が完全に解決されるわけではない。このため,これらと違ったアプローチで,配線問題に対処することを考える必要がある。LSIに3次元積層構造を導入するとこのような配線絡みの問題を解決するのに非常に有効である。そこで、我々はウェーハ張り合わせ方式による3次元LSIを1989年に提案し、その技術の開発を続けてきた。これまで、この技術を使っていろいろな3次元LSIを試作し、その動作確認に成功している。本報告では、これまでの3次元集積化技術を更に発展させた自己組織化ウェーハ張りあわせによる新しい3次元集積化技術について紹介する。 |
| 抄録(英) | The increases of signal propagation delay and power consumption by interconnections in LSIs make it difficult to achieve a high performance LSI with low power consumption. To solve such interconnection problem, we have developed a three-dimensional (3D) integration technology based on wafer bonding method. We can reduce the pin capacitances and the wiring length by using this 3D integration technology. Therefore, we can increase the signal processing speed and decrease the power consumption. We have fabricated several prototype 3D LSI chips such as image sensor chip, shared memory, artificial retina chip, and microprocessor chip using this technology. In the wafer-on-wafer 3D integration technology, however, the overall chip yield exponentially decreases with an increase in the number of stacked layers. To solve such problem, we have proposed a new super-chip integration technology based on the reconfigured wafer-on-wafer bonding. Many chips are simultaneously aligned and bonded onto lower chips with high alignment accuracy using a self-assembly technique in a super-chip integration technology. |
| キーワード(和) | 3次元LSI / ウェーハ張り合わせ / 自己組織化 / セルフアセンブリー |
| キーワード(英) | Three-Dimensional (3D) LSI / wafer bonding / self-organization / self-assembly |
| 資料番号 | SDM2007-271 |
| 発行日 |
| 研究会情報 | |
| 研究会 | SDM |
|---|---|
| 開催期間 | 2008/2/1(から1日開催) |
| 開催地（和） | |
| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
| 委員長氏名（英） | |
| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Silicon Device and Materials (SDM) |
|---|---|
| 本文の言語 | JPN |
| タイトル（和） | 自己組織化ウェーハ張り合わせによる三次元集積化技術(配線・実装技術と関連材料技術) |
| サブタイトル（和） | |
| タイトル（英） | Three-Dimensional Integration Technology Based on Wafer-on-Wafer Bonding Technique with Self-Assembly |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 3次元LSI / Three-Dimensional (3D) LSI |
| キーワード(2)（和/英） | ウェーハ張り合わせ / wafer bonding |
| キーワード(3)（和/英） | 自己組織化 / self-organization |
| キーワード(4)（和/英） | セルフアセンブリー / self-assembly |
| 第 1 著者 氏名（和/英） | 福島 誉史 / Takafumi FUKUSHIMA |
| 第 1 著者 所属（和/英） | 東北大学大学院工学研究科 Department of Bioengineering and Robotics, Graduate School of Engineering, Tohoku University |
| 第 2 著者 氏名（和/英） | 田中 徹 / Tetsu TANAKA |
| 第 2 著者 所属（和/英） | 東北大学大学院工学研究科 Department of Bioengineering and Robotics, Graduate School of Engineering, Tohoku University |
| 第 3 著者 氏名（和/英） | 小柳 光正 / Mitsumasa KOYANAGI |
| 第 3 著者 所属（和/英） | 東北大学大学院工学研究科 Department of Bioengineering and Robotics, Graduate School of Engineering, Tohoku University |
| 発表年月日 | 2008/2/1 |
| 資料番号 | SDM2007-271 |
| 巻番号（vol） | vol.107 |
| 号番号（no） | 481 |
| ページ範囲 | pp.- |
| ページ数 | 4 |
| 発行日 | |