| 講演名 | 2008-03-07 第一世代DSPによるTOPS DSP向け並列アーキテクチャの構築(デモ展示・ポスター講演,ネットワークプロセッサ,通信のための信号処理,無線LAN/PAN,一般) 呉 斌, 西谷 隆夫, 鈴木 宏史, 藤田 八郎, |
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| 抄録(和) | 超並列DSPアーキテクチャの利点とこの利点を活用した超並列DSP[1]、[2]をFPGAにより実現した。プログラム可能なDSPでは、多くの分岐条件やジャンプがある場合、パイプラインやVLIWによる高速化を行うと、無駄なNOP命令を大量に発生する。これは効率を悪くするため、消費電力的に不利である。よって、パイプラインを用いていないDSPで超並列アーキテクチャを考える。まず、第一世代のDSPを当時のクロックのままFPGA(Vitex4)で実現した。但し、最近のLSIでは、電源電圧は熱雑音等により1V以下には出来ない。また、FPGA化した超並列DSPは、パイプライン化しなくても動作周波数として余裕がある。このため、クロック周波数を3倍に上げる。この結果、第一世代DSPを約300個相当実現できた。 |
| 抄録(英) | This paper describes the advantage of super-parallel DSP architecture [1],[2] and its implementation by FPGA. High speed processing by pipeline and VLIW generally generates useless NOP instructions, when conditional branches and jumps are executed. These NOP instructions deteriorates processor efficiency, and therefore, the system requires more power consumption. First of all, a non-pipeline DSP is introduced to the super-parallel architecture. The first generation DSP is suitable for this purpose. The system is implemented on a FPGA chip, where the original clock speed of 8MHz is employed. Recent LSI designs do not employ power supply voltage of less than 1V, due to thermal noise. Therefore, clock frequency should be set to the highest limit of non-pipeline operation for smaller size implementation, when FPGA super-parallel DSP has enough margins. The FPGA system has enough room for clock frequency under non-pipeline operation, the clock frequency is raised three times. About 300 DSPs can be equivalently mounted on a FPGA chip. |
| キーワード(和) | 第一世代DSP / 並列プロセッサ / 信号処理 / アルゴリズム / 低消費電力 |
| キーワード(英) | a first-generation DSP / parallel processor / signal processing / algorithm / low power |
| 資料番号 | CAS2007-148,SIP2007-223,CS2007-113 |
| 発行日 |
| 研究会情報 | |
| 研究会 | CS |
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| 開催期間 | 2008/2/29(から1日開催) |
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| テーマ（英） | |
| 委員長氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Communication Systems (CS) |
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| 本文の言語 | JPN |
| タイトル（和） | 第一世代DSPによるTOPS DSP向け並列アーキテクチャの構築(デモ展示・ポスター講演,ネットワークプロセッサ,通信のための信号処理,無線LAN/PAN,一般) |
| サブタイトル（和） | |
| タイトル（英） | On a parallel architecture towards TOPS DSP built by a first-generation DSP |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 第一世代DSP / a first-generation DSP |
| キーワード(2)（和/英） | 並列プロセッサ / parallel processor |
| キーワード(3)（和/英） | 信号処理 / signal processing |
| キーワード(4)（和/英） | アルゴリズム / algorithm |
| キーワード(5)（和/英） | 低消費電力 / low power |
| 第 1 著者 氏名（和/英） | 呉 斌 / Bin Wu |
| 第 1 著者 所属（和/英） | 首都大学東京システムデザイン研究科 Tokyo Metropolitan University |
| 第 2 著者 氏名（和/英） | 西谷 隆夫 / Takao NISHITANI |
| 第 2 著者 所属（和/英） | 首都大学東京システムデザイン研究科 Tokyo Metropolitan University |
| 第 3 著者 氏名（和/英） | 鈴木 宏史 / Hiroshi SUZUKI |
| 第 3 著者 所属（和/英） | 首都大学東京システムデザイン研究科 Tokyo Metropolitan University |
| 第 4 著者 氏名（和/英） | 藤田 八郎 / Hachiro FUJITA |
| 第 4 著者 所属（和/英） | 首都大学東京システムデザイン研究科 Tokyo Metropolitan University |
| 発表年月日 | 2008-03-07 |
| 資料番号 | CAS2007-148,SIP2007-223,CS2007-113 |
| 巻番号（vol） | vol.107 |
| 号番号（no） | 531 |
| ページ範囲 | pp.- |
| ページ数 | 2 |
| 発行日 | |