| 講演名 | 2008-05-23 リコンフィギャラブルプロセッサを用いた複数の拘束長に対応したビタビ復号器の設計と実装(応用3) 岸本 有玄, 春山 真一郎, 中川 正雄, 天野 英晴, |
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| 抄録(和) | ビタビ復号器をハードウェアで実装する場合、拘束長や復号精度の変化など、複数の復号条件に適応させるには複数の回路構成を用意する必要があった。FPGAを用いてハードウェア構成を入れ替えれば複数のコンテキストを用意する必要はなくなるが、回路の書き換えに時間がかかるという問題点があった。本研究では、動的に再構成が可能なリコンフィギャラブルプロセッサDAPDNA-II上に、拘束長が3から5までのビタビアルゴリズムを実装し、要求に応じて構成を変更するシステムを提案する。具体的には、リコンフィギャラブルプロセッサを用いることで、一定のSNR対するBER閾値の設定を行って拘束長を変動させた場合について評価を取ったところ、最低4.50Mbpsのスループットを実現し、回路の書き換えが頻繁に行われる状況では、最高の性能の拘束長を用意する場合と比較して30%-80%程の回路電力の削減を確認した。 |
| 抄録(英) | When Viterbi decoder is implemented with hard-wired logic, in order to adapt various decode conditions by changing the constraint length or decode precisions, dedicated hardware circuits for each condition are required and switched resulting extra cost and consuming power. Although this redundant hardware can be omitted by replacing the hardwired logic on FPGA (Field Programmable Gate Array), the time for loading configuration data often takes milliseconds and causes too long system stall. In this paper, we implemented the Viterbi algorithms whose constraint length are from 3 to 5 on Dynamic Reconfigurable Processor DAPDNA-II and replaced them according to the requirement. A certain threshold of BER is set for a fixed SNR and the Viterbi decoder with multiple constraint lengths is simulated. In the result of evaluation, when the at least 4.50Mbps throughput is ensured even with frequent reconfiguration was performed, the power consumption is reduced by 30%-80% compared with the case when a constraint length of the best performance is only utilized. |
| キーワード(和) | リコンフィギャラブルプロセッサ / ビタビ復号 / ソフトウェア無線 |
| キーワード(英) | Reconfigurable Processor / Viterbi Decode / Software-Defined Radio |
| 資料番号 | RECONF2008-22 |
| 発行日 |
| 研究会情報 | |
| 研究会 | RECONF |
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| 開催期間 | 2008/5/15(から1日開催) |
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| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Reconfigurable Systems (RECONF) |
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| 本文の言語 | JPN |
| タイトル（和） | リコンフィギャラブルプロセッサを用いた複数の拘束長に対応したビタビ復号器の設計と実装(応用3) |
| サブタイトル（和） | |
| タイトル（英） | Design and Implement Viterbi Decoder For Multi Constraint Length Using Reconfigurable Processor |
| サブタイトル（和） | |
| キーワード(1)（和/英） | リコンフィギャラブルプロセッサ / Reconfigurable Processor |
| キーワード(2)（和/英） | ビタビ復号 / Viterbi Decode |
| キーワード(3)（和/英） | ソフトウェア無線 / Software-Defined Radio |
| 第 1 著者 氏名（和/英） | 岸本 有玄 / Yuken Kishimoto |
| 第 1 著者 所属（和/英） | 慶應義塾大学大学院理工学研究科 Faculty of Science and Technology, Keio University |
| 第 2 著者 氏名（和/英） | 春山 真一郎 / Shinichiro Haruyama |
| 第 2 著者 所属（和/英） | 慶應義塾大学大学院システムデザイン・マネジメント研究科 Graduate School of System Design and Management, Keio University |
| 第 3 著者 氏名（和/英） | 中川 正雄 / Masao Nakagawa |
| 第 3 著者 所属（和/英） | 慶應義塾大学大学院理工学研究科 Faculty of Science and Technology, Keio University |
| 第 4 著者 氏名（和/英） | 天野 英晴 / Hideharu Amano |
| 第 4 著者 所属（和/英） | 慶應義塾大学大学院理工学研究科 Faculty of Science and Technology, Keio University |
| 発表年月日 | 2008-05-23 |
| 資料番号 | RECONF2008-22 |
| 巻番号（vol） | vol.108 |
| 号番号（no） | 48 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |