講演名 2008-01-17
レジスタ分散型アーキテクチャを対象とした高位合成のためのマルチプレクサ削減手法(ICCAD報告と動作合成,FPGA応用及び一般)
遠藤 哲弥, 大智 輝, 戸川 望, 柳澤 政生, 大附 辰夫,
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抄録(和) 近年のLSI設計プロセスの微細化に伴い,配線遅延がゲート遅延に対し相対的に増加してきている.また単位面積あたりの総ゲート数,総配線数が増加し,配線制御に必要なマルチプレクサ数が増大してきている.レジスタ分散型アーキテクチャを用いると,レジスタ間データ転送を利用することにより配線遅延が回路の性能に与える影響を低減できるが,レジスタ間接続に要する総配線数の増加に伴い,必要となるマルチプレクサ数の増大を招いてしまう.本稿では,レジスタ分散型アーキテクチャを対象とした高位合成システムにおけるマルチプレクサ削減手法を提案する.提案手法は各演算器,ローカルレジスタ間の配線接続に対し,ポート割当を最適化することで必要なマルチプレクサ数を削減する.計算機実験によって,対象とする高位合成手法に提案手法を組み込んだ場合,平均で10.9%のマルチプレクサ数,4.9%の面積が削減でき有効性を確認した.
抄録(英) As device feature size decreases, interconnection delay becomes the dominating factor of total delay. In addition, as the number of total gates and the number of wirings in each unit area increase, the number of multiplexers that is necessary for the wiring control increases. By using a distributed-register architecture, we can synthesize circuits with register-to-register data transfer, and can reduce influence of interconnection delay. However, as the number of wirings required for the connection between registers increases, the needed number of multiplexers is also increased. In this paper, we propose a multiplexer reduction algorithm in high-level synthesis for distributed-register architectures. This algorithm can reduce the number of multiplexers for each functional unit, wiring connection between local registers by optimizing a port re-assignment. We show effectiveness of the proposed algorithm thorough experimental results.
キーワード(和) マルチプレクサ / 高位合成 / レジスタ分散型アーキテクチャ / ポート割当 / 配線遅延 / 配線数
キーワード(英) multiplexer / high-level synthesis / distributed-register architecture / port assignment / interconnect delay / the number of wirings
資料番号 VLD2007-119,CPSY2007-62,RECONF2007-65
発行日

研究会情報
研究会 VLD
開催期間 2008/1/10(から1日開催)
開催地(和)
開催地(英)
テーマ(和)
テーマ(英)
委員長氏名(和)
委員長氏名(英)
副委員長氏名(和)
副委員長氏名(英)
幹事氏名(和)
幹事氏名(英)
幹事補佐氏名(和)
幹事補佐氏名(英)

講演論文情報詳細
申込み研究会 VLSI Design Technologies (VLD)
本文の言語 JPN
タイトル(和) レジスタ分散型アーキテクチャを対象とした高位合成のためのマルチプレクサ削減手法(ICCAD報告と動作合成,FPGA応用及び一般)
サブタイトル(和)
タイトル(英) A Multiplexer Reduction Algorithm in High-level Synthesis for Distributed-Register Architectures
サブタイトル(和)
キーワード(1)(和/英) マルチプレクサ / multiplexer
キーワード(2)(和/英) 高位合成 / high-level synthesis
キーワード(3)(和/英) レジスタ分散型アーキテクチャ / distributed-register architecture
キーワード(4)(和/英) ポート割当 / port assignment
キーワード(5)(和/英) 配線遅延 / interconnect delay
キーワード(6)(和/英) 配線数 / the number of wirings
第 1 著者 氏名(和/英) 遠藤 哲弥 / Tetsuya ENDO
第 1 著者 所属(和/英) 早稲田大学大学院基幹理工学研究科情報理工学専攻
Dept. of Computer Science and Engineering, Waseda University
第 2 著者 氏名(和/英) 大智 輝 / Akira OHCHI
第 2 著者 所属(和/英) 早稲田大学大学院基幹理工学研究科情報理工学専攻
Dept. of Computer Science and Engineering, Waseda University
第 3 著者 氏名(和/英) 戸川 望 / Nozomu TOGAWA
第 3 著者 所属(和/英) 早稲田大学大学院基幹理工学研究科情報理工学専攻
Dept. of Computer Science and Engineering, Waseda University
第 4 著者 氏名(和/英) 柳澤 政生 / Masao YANAGISAWA
第 4 著者 所属(和/英) 早稲田大学大学院基幹理工学研究科情報理工学専攻
Dept. of Computer Science and Engineering, Waseda University
第 5 著者 氏名(和/英) 大附 辰夫 / Tatsuo OHTSUKI
第 5 著者 所属(和/英) 早稲田大学大学院基幹理工学研究科情報理工学専攻
Dept. of Computer Science and Engineering, Waseda University
発表年月日 2008-01-17
資料番号 VLD2007-119,CPSY2007-62,RECONF2007-65
巻番号(vol) vol.107
号番号(no) 415
ページ範囲 pp.-
ページ数 6
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