| 講演名 | 2008-01-16 ランタイムパワーゲーティングを適用した回路での検証環境と電力見積もり手法の構築(低消費電力化技術) 中田 光貴, 白井 利明, 香嶋 俊裕, 武田 清大, 宇佐美 公良, 関 直臣, 長谷川 揚平, 天野 英晴, |
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| 抄録(和) | ランタイムパワーゲーテイング技術(Run-Time Power Gating :RTPG)を適用した回路の論理検証は,重要な課題の一つである.一般的な検証環境では,ネットリストにパワースイッチセルを含んでいるため,ゲートレベルシミュレーションを実行することが出来ない.本稿では,パワースイッチのための論理モデリングやRTPG適用回路のシミュレーション手法を提案する.さらに,提案したシミュレーション手法や新たなマクロモデリングをベースとした電力見積もり手法について述べる.RTPGを適用したALUの電力見積もり精度は,トランジスタレベルシミュレーションと比較し10%以内であった. |
| 抄録(英) | When applying Run-Time Power Gating(RTPG) to a design, logic verification is one of the major problems. Gate-level simulation cannot be carried out in the conventional verification environment because logic netlist includes power switch cells. In this paper, we propose logic modeling for a power switch and simulation methodology for power-gated circuits. In addition, we present about power estimation technique based on the proposed simulation methodology and the novel macro-modeling. Evaluation at ALU with RTPG showed that the accuracy of the estimated power was within 10% against the transistor-level simulation. |
| キーワード(和) | MTCMOS回路 / パワーゲーティング / 低消費電力 / 検証環境 |
| キーワード(英) | MTCMOS circuits / Power Gating / Power Dissipation / Development of verification |
| 資料番号 | VLD2007-111,CPSY2007-54,RECONF2007-57 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2008/1/9(から1日開催) |
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| テーマ（英） | |
| 委員長氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | ランタイムパワーゲーティングを適用した回路での検証環境と電力見積もり手法の構築(低消費電力化技術) |
| サブタイトル（和） | |
| タイトル（英） | Development of verification and power estimation methodology for circuits with Run Time Power Gating |
| サブタイトル（和） | |
| キーワード(1)（和/英） | MTCMOS回路 / MTCMOS circuits |
| キーワード(2)（和/英） | パワーゲーティング / Power Gating |
| キーワード(3)（和/英） | 低消費電力 / Power Dissipation |
| キーワード(4)（和/英） | 検証環境 / Development of verification |
| 第 1 著者 氏名（和/英） | 中田 光貴 / Mitsutaka NAKATA |
| 第 1 著者 所属（和/英） | 芝浦工業大学 Shibaura Institute of Technology |
| 第 2 著者 氏名（和/英） | 白井 利明 / Toshiaki SHIRAI |
| 第 2 著者 所属（和/英） | 芝浦工業大学 Shibaura Institute of Technology |
| 第 3 著者 氏名（和/英） | 香嶋 俊裕 / Toshihiro KASHIMA |
| 第 3 著者 所属（和/英） | 芝浦工業大学 Shibaura Institute of Technology |
| 第 4 著者 氏名（和/英） | 武田 清大 / Seidai TAKEDA |
| 第 4 著者 所属（和/英） | 芝浦工業大学 Shibaura Institute of Technology |
| 第 5 著者 氏名（和/英） | 宇佐美 公良 / Kimiyoshi USAMI |
| 第 5 著者 所属（和/英） | 芝浦工業大学 Shibaura Institute of Technology |
| 第 6 著者 氏名（和/英） | 関 直臣 / Naomi SEKI |
| 第 6 著者 所属（和/英） | 慶応義塾大学 Keio University |
| 第 7 著者 氏名（和/英） | 長谷川 揚平 / Yohei HASEGAWA |
| 第 7 著者 所属（和/英） | 慶応義塾大学 Keio University |
| 第 8 著者 氏名（和/英） | 天野 英晴 / Hideharu AMANO |
| 第 8 著者 所属（和/英） | 慶応義塾大学 Keio University |
| 発表年月日 | 2008-01-16 |
| 資料番号 | VLD2007-111,CPSY2007-54,RECONF2007-57 |
| 巻番号（vol） | vol.107 |
| 号番号（no） | 414 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |