講演名 2007-12-13
動作マージンを拡大した低電力・低リーク90-nm CMOS SRAM(ディジタル・情報家電,放送用,ゲーム機用システムLSI,回路技術(一般,超高速・低電力・高機能を目指した新アーキテクチャ))
岩成 武司, 小林 伸彰, 榎本 忠儀,
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抄録(和) 書き込み動作マージンを拡大した低電力・低リーク90-nm CMOS 2K-bit SRAMを開発した.本SRAMは電圧レベル変換(Self-controllable Voltage Level ; SVL)回路,DC/DCレベルコンバータ(DC/DC-C),フォーワードバイアス(Forward Bias ; FB)回路を搭載している.従来形メモリセルのデータ書き込み最低動作電源電圧(V_)は0.7Vであったが,SVL回路によりメモリセルの接地側電位(ヴァーチャル接地電圧 ; V_S)を昇圧させることにより,V_を0.3Vに低減し,書き込み動作マージンを大幅に拡大した.待機時にはSVL回路によりV_sを昇圧させ,メモリセルアレイの電源側電位(ヴァーチャル電源電圧; V_D)を降圧させることにより,データ保持とリーク電流削減を両立する.同時に,メモリセルアレイ以外の回路の電源を遮断することにより,SRAMの待機時消費電力(P_)を0.34μWに低減した(V_
=1V).これは従来形(10.12μW)の3.4%である.DC/DC-CにV_
=1Vを供給すると,4個のスイッチの切り替えにより,異なるV_D(=0.8,0.60,0.52,0.38V)がSRAMへ供給される.FB回路は,メモリセルアレイ以外の回路のウェル電位をフォーワードにバイアスし,速度維持と低電圧動作を両立する.DC/DC-CとFB回路の効果により,前記V_Dに対応するSRAMの動作時消費電力(従来比)はそれぞれ3,992μW(70.9%),1,186μW(40.8%),655μW(33.4%),151μW(25.2%)であった.DC/DC-C,SVL回路,FB回路の面積オーバーヘッドは僅かに1.5%である.
抄録(英) A large "write" operating margin, low-power, low leakage power 90-nm CMOS 2K-bit SRAM was fabricated incorporating a newly-developed leakage current reduction circuit called a self-controllable voltage level (SVL) circuit, a DC/DC level converter (DC/DC-C) and a forward bias (FB) circuit. A minimum "write" operating voltage of the developed SRAM was reduced to 0.3V by the SVL circuit and was 0.4V smaller than that of an equivalent conventional SRAM. The stand-by leakage power of the developed SRAM was only 0.34μW, which was 3.4% that of the equivalent conventional SRAM at a V_
of 1.0V. The FB circuit decreased MOSFET threshold voltages (V_ts), so that the given operating frequency (f_) is achieved at lower V_D. The DC/DC-C converted V_
=1V to V_D=0.8, 0.60, 0.52, 0.38V that were supplied to the 2K-bit SRAM. The maximum operating "Read" frequencies were 1,022MHz, 467MHz, 314MHz and 85MHz, respectively and corresponding the dynamic power of the SRAM were 3,992μW, 1,186μW, 655μW and 151μW, which were 70.9%, 40.8%, 33.4% and 25.2% of the equivalent conventional SRAM at corresponding f_s.
キーワード(和) CMOS / SRAM / リーク電流 / 消費電力 / 電圧レベル変換回路 / フォーワードバイアス
キーワード(英) CMOS / SRAM / leakage current / power dissipation / Self-controllable Voltage Level (SVL) Circuit / Forward Bias
資料番号 ICD2007-127
発行日

研究会情報
研究会 ICD
開催期間 2007/12/6(から1日開催)
開催地(和)
開催地(英)
テーマ(和)
テーマ(英)
委員長氏名(和)
委員長氏名(英)
副委員長氏名(和)
副委員長氏名(英)
幹事氏名(和)
幹事氏名(英)
幹事補佐氏名(和)
幹事補佐氏名(英)

講演論文情報詳細
申込み研究会 Integrated Circuits and Devices (ICD)
本文の言語 JPN
タイトル(和) 動作マージンを拡大した低電力・低リーク90-nm CMOS SRAM(ディジタル・情報家電,放送用,ゲーム機用システムLSI,回路技術(一般,超高速・低電力・高機能を目指した新アーキテクチャ))
サブタイトル(和)
タイトル(英) A Low Dynamic Power and Low Leakage Power 90-nm CMOS SRAM with Wide Operating Margin
サブタイトル(和)
キーワード(1)(和/英) CMOS / CMOS
キーワード(2)(和/英) SRAM / SRAM
キーワード(3)(和/英) リーク電流 / leakage current
キーワード(4)(和/英) 消費電力 / power dissipation
キーワード(5)(和/英) 電圧レベル変換回路 / Self-controllable Voltage Level (SVL) Circuit
キーワード(6)(和/英) フォーワードバイアス / Forward Bias
第 1 著者 氏名(和/英) 岩成 武司 / Takeshi Iwanari
第 1 著者 所属(和/英) 中央大学大学院理工学研究科情報工学専攻
Graduate School of Science and Engineering, Chuo University
第 2 著者 氏名(和/英) 小林 伸彰 / Nobuaki Kobayashi
第 2 著者 所属(和/英) 中央大学大学院理工学研究科情報工学専攻
Graduate School of Science and Engineering, Chuo University
第 3 著者 氏名(和/英) 榎本 忠儀 / Tadayoshi Enomoto
第 3 著者 所属(和/英) 中央大学大学院理工学研究科情報工学専攻
Graduate School of Science and Engineering, Chuo University
発表年月日 2007-12-13
資料番号 ICD2007-127
巻番号(vol) vol.107
号番号(no) 382
ページ範囲 pp.-
ページ数 6
発行日