| 講演名 | 2007-11-22 FPGAを用いたLDPC最適化設計システムの提案(符号化と演算,デザインガイア2007-VLSI設計の新しい大地を考える研究会) 石田 由香里, 野里 裕高, 飯島 洋祐, 高橋 栄一, 古谷 立美, 樋口 哲也, |
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| 抄録(和) | LDPC符号(Low Density Parity Check Code)は,その高い誤り訂正能力により,最近,注目を集めている誤り訂正符号である.個々のLDPC符号は検査行列と呼ばれる2値行列により規定されるが,検査行列の系統的な構成方法が知られていないことが,実システムへの応用のボトルネックになっている.そこで,本稿では確率的探索手法とFPGA (Field Programmable Gate Array)を用いたLDPC符号最適設計システムを提案する.本システムを用いることで,(1)高速,(2)高性能,(3)コンパクトなLDPC符号およびその実装が得られる.具体的には,確率的探索手法により検査行列を最適化するとともに,多目的最適化手法を用いてトレードオフの関係にある高速性や論理回路のコンパクトさなどを同時に満たす符号を求める.また,個々の符号の性能を評価するために,FPGAによる通信路エミュレータを活用する.本稿では,提案方式,及び,原理検証用システムの構成について説明し,提案方式の有効性検証結果を報告する. |
| 抄録(英) | Recently, LDPC (Low Density Parity Check) codes are attracting attention due to the considerable potential for error correction. Generally, an LDPC code is defined by a binary matrix known as a "check matrix". However, the lack of systematic methods of constructing check matrices represents a serious bottleneck to real-world applications. The paper proposes an optimal LDPC code design system that employs stochastic search algorithms and field programmable gate arrays (FPGA). The proposed system is able to identify LDPC codes at high-performance level for error correction and implement them at high-speeds and with a small number of logic elements. Specifically, the system stochastically searches for the optimal codes through a multi-objective optimization technique that enhances selection from among numerous candidates that have trade-off relationships. Moreover, a communication system emulator using FPGAs evaluates each code and determines its performance. This paper describes the proposed system, its structure, and presents the results of an experiment conducted to evaluate its effectiveness. |
| キーワード(和) | 誤り訂正符号 / LDPC / 再構成可能ハードウェア / FPGA / 多目的最適化手法 / 遺伝的アルゴリズム |
| キーワード(英) | Error Correcting Code / LDPC / Reconfigurable Hardware / FPGA / multipurpose optimization technique / GA |
| 資料番号 | RECONF2007-47 |
| 発行日 |
| 研究会情報 | |
| 研究会 | RECONF |
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| 開催期間 | 2007/11/15(から1日開催) |
| 開催地（和） | |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Reconfigurable Systems (RECONF) |
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| 本文の言語 | JPN |
| タイトル（和） | FPGAを用いたLDPC最適化設計システムの提案(符号化と演算,デザインガイア2007-VLSI設計の新しい大地を考える研究会) |
| サブタイトル（和） | |
| タイトル（英） | Proposal for Optimal LDPC Code Design System |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 誤り訂正符号 / Error Correcting Code |
| キーワード(2)（和/英） | LDPC / LDPC |
| キーワード(3)（和/英） | 再構成可能ハードウェア / Reconfigurable Hardware |
| キーワード(4)（和/英） | FPGA / FPGA |
| キーワード(5)（和/英） | 多目的最適化手法 / multipurpose optimization technique |
| キーワード(6)（和/英） | 遺伝的アルゴリズム / GA |
| 第 1 著者 氏名（和/英） | 石田 由香里 / Yukari ISHIDA |
| 第 1 著者 所属（和/英） | 東邦大学理学部情報科学科 Toho University |
| 第 2 著者 氏名（和/英） | 野里 裕高 / Hirotaka NOSATO |
| 第 2 著者 所属（和/英） | 東邦大学理学部情報科学科 Toho University |
| 第 3 著者 氏名（和/英） | 飯島 洋祐 / Yosuke IIJIMA |
| 第 3 著者 所属（和/英） | 筑波大学システム情報工学研究科 University of Tsukuba |
| 第 4 著者 氏名（和/英） | 高橋 栄一 / Eiichi TAKAHASHI |
| 第 4 著者 所属（和/英） | 産業技術総合研究所 National Institute of Advanced Industrial Science and Technology |
| 第 5 著者 氏名（和/英） | 古谷 立美 / Tatsumi FURUYA |
| 第 5 著者 所属（和/英） | 東邦大学理学部情報科学科 Toho University |
| 第 6 著者 氏名（和/英） | 樋口 哲也 / Tetsuya HIGUCHI |
| 第 6 著者 所属（和/英） | 産業技術総合研究所 National Institute of Advanced Industrial Science and Technology |
| 発表年月日 | 2007-11-22 |
| 資料番号 | RECONF2007-47 |
| 巻番号（vol） | vol.107 |
| 号番号（no） | 342 |
| ページ範囲 | pp.- |
| ページ数 | 5 |
| 発行日 | |