| 講演名 | 2007-11-21 低消費電力動的リコンフィギャラブルプロセッサ向けアーキテクチャ評価環境の構築(低消費電力技術,デザインガイア2007-VLSI設計の新しい大地を考える研究会) 長谷川 揚平, 堤 聡, タンブンヘン バスタン, 天野 英晴, |
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| 抄録(和) | 本論文では,コンフィギャラブルな動的リコンフィギャラブルプロセッサアレイ(DRPA)のアーキテクチャ検討のための性能評価環境を提案する.想定するDRPAコアのアーキテクチャはパラメータ化されており,DRPA Generatorを用いてDRPAコアの合成可能なRTLモデルを生成することができる.また,提案する評価環境では,生成したDRPAのRTLモデルと ,より抽象度の高いシステムアーキテクチャモデルと協調して検証することが可能である.これにより,設計者は用途に応じてDRPAコアのアーキテクチャ検討を短期間で行うことができ,用途に応じて適切なパラメータを設定することで面積・電力効率のよいDRPAコアを設計することができる.さらに,DRPA Generatorは,パワーゲーティングや動作時電圧制御などの低消費電力化技術をサポートする.本論文では,提案する評価環境のうち,対象とするDRPAアーキテクチャモデルと,DRPA GeneratorによるRTLモデル生成手法について述べる. |
| 抄録(英) | In this paper, we propose a design and evaluation environment for exploring the configurable dynamically reconfigurable processor arrays (DRPAs). Our template DRPA architecture is highly parameterized, and DRPA Generator can generate synthesizable RTL model of the DRPA core. In addition, our environment can provide a mixed-abstraction level simulation scheme. By exploiting this environment, the DRPA designers can efficiently explore the design space of DRPAs. Furthermore, this design environment supports novel low-power techniques including run-time power gating and dynamic voltage and frequency scaling (DVFS). In this paper, we describe the target DRPA architecture template and the RTL generation scheme of DRPA Generator. We have generated various types of DRPAs and evaluated semiconductor area and speed of them by using ASPLA/STARC 90-nm CMOS technology. |
| キーワード(和) | 動的リコンフィギャラブルプロセッサ / DRPA / コンフィギャラブル / RTL生成 / アーキテクチャ検討 |
| キーワード(英) | Dynamically Reconfigurable Processors / DRPA / Configurable / RTL Generation / Architecture Exploration |
| 資料番号 | RECONF2007-40 |
| 発行日 |
| 研究会情報 | |
| 研究会 | RECONF |
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| 開催期間 | 2007/11/14(から1日開催) |
| 開催地（和） | |
| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Reconfigurable Systems (RECONF) |
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| 本文の言語 | JPN |
| タイトル（和） | 低消費電力動的リコンフィギャラブルプロセッサ向けアーキテクチャ評価環境の構築(低消費電力技術,デザインガイア2007-VLSI設計の新しい大地を考える研究会) |
| サブタイトル（和） | |
| タイトル（英） | Architecture Exploration Method for Low-Power Dynamically Reconfigurable Processors |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 動的リコンフィギャラブルプロセッサ / Dynamically Reconfigurable Processors |
| キーワード(2)（和/英） | DRPA / DRPA |
| キーワード(3)（和/英） | コンフィギャラブル / Configurable |
| キーワード(4)（和/英） | RTL生成 / RTL Generation |
| キーワード(5)（和/英） | アーキテクチャ検討 / Architecture Exploration |
| 第 1 著者 氏名（和/英） | 長谷川 揚平 / Yohei HASEGAWA |
| 第 1 著者 所属（和/英） | 慶應義塾大学理工学部情報工学科 Department of Information and Computer Science, Keio University |
| 第 2 著者 氏名（和/英） | 堤 聡 / Satoshi TSUTSUMI |
| 第 2 著者 所属（和/英） | 慶應義塾大学理工学部情報工学科 Department of Information and Computer Science, Keio University |
| 第 3 著者 氏名（和/英） | タンブンヘン バスタン / Vasutan TUNBUNGHENG |
| 第 3 著者 所属（和/英） | 慶應義塾大学理工学部情報工学科 Department of Information and Computer Science, Keio University |
| 第 4 著者 氏名（和/英） | 天野 英晴 / Hideharu AMANO |
| 第 4 著者 所属（和/英） | 慶應義塾大学理工学部情報工学科 Department of Information and Computer Science, Keio University |
| 発表年月日 | 2007-11-21 |
| 資料番号 | RECONF2007-40 |
| 巻番号（vol） | vol.107 |
| 号番号（no） | 341 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |