講演名 2007-11-22
Min-Sumアルゴリズムを用いた高速無線LANシステム用LDPC復号器の設計(FPGA/設計事例,デザインガイア2007-VLSI設計の新しい大地を考える研究会-)
濱 希, 島尻 寛之, 吉田 たけお,
PDFダウンロードページ PDFダウンロードページへ
抄録(和) 本稿では,Min-Sumアルゴリズムを用いた高速無線LANシステム用LDPC復号器を設計する.設計する復号器は,次世代無線LANシステム規格であるIEEE 802.11nに準拠したLDPC符号を使用する.また,これは符号長648,1296,1944ビットと符号化率1/2,2/3,3/4,5/6に対応した復号器である.設計した復号器の総面積は69,467,024[nm^2]となった.
抄録(英) In this paper, we show an architecture of low density parity check (LDPC) decoders based on the Min-Sum algorithm for high speed WLAN systems. The decoder supports twelve combinations of code lengths 648, 1296, 1944 bits and code rates 1/2, 2/3, 3/4, 5/6 based on IEEE 802.11n standard. The total cell area of our decoder is 69,467,024 [nm^2].
キーワード(和) 低密度パリティ検査符号 / IEEE 802.11n / 復号器 / Min-Sumアルゴリズム / 無線LAN
キーワード(英) LDPC Code / IEEE 802.11n / Decoder / Min-Sum Algorithm / WLAN
資料番号 VLD2007-100,DC2007-55
発行日

研究会情報
研究会 VLD
開催期間 2007/11/15(から1日開催)
開催地(和)
開催地(英)
テーマ(和)
テーマ(英)
委員長氏名(和)
委員長氏名(英)
副委員長氏名(和)
副委員長氏名(英)
幹事氏名(和)
幹事氏名(英)
幹事補佐氏名(和)
幹事補佐氏名(英)

講演論文情報詳細
申込み研究会 VLSI Design Technologies (VLD)
本文の言語 JPN
タイトル(和) Min-Sumアルゴリズムを用いた高速無線LANシステム用LDPC復号器の設計(FPGA/設計事例,デザインガイア2007-VLSI設計の新しい大地を考える研究会-)
サブタイトル(和)
タイトル(英) An LDPC Decoder Based on the Min-Sum Algorithm for High Speed WLAN Systems
サブタイトル(和)
キーワード(1)(和/英) 低密度パリティ検査符号 / LDPC Code
キーワード(2)(和/英) IEEE 802.11n / IEEE 802.11n
キーワード(3)(和/英) 復号器 / Decoder
キーワード(4)(和/英) Min-Sumアルゴリズム / Min-Sum Algorithm
キーワード(5)(和/英) 無線LAN / WLAN
第 1 著者 氏名(和/英) 濱 希 / Nozomu HAMA
第 1 著者 所属(和/英) 琉球大学工学部情報工学科
Department of Information Engineering, Faculty of Engineering, University of the Ryukyus
第 2 著者 氏名(和/英) 島尻 寛之 / Hiroyuki SHIMAJIRI
第 2 著者 所属(和/英) 琉球大学工学部情報工学科
Department of Information Engineering, Faculty of Engineering, University of the Ryukyus
第 3 著者 氏名(和/英) 吉田 たけお / Takeo YOSHIDA
第 3 著者 所属(和/英) 琉球大学工学部情報工学科
Department of Information Engineering, Faculty of Engineering, University of the Ryukyus
発表年月日 2007-11-22
資料番号 VLD2007-100,DC2007-55
巻番号(vol) vol.107
号番号(no) 336
ページ範囲 pp.-
ページ数 6
発行日