| 講演名 | 2007-11-20 ネットワークオンチップにおける回路面積と配線コストを考慮したチップ内通信構造最適化の一手法(コンピュータシステムの設計・検証及び一般,デザインガイア2007-VLSI設計の新しい大地を考える研究会) 林 大輔, 村井 渉, 中田 明夫, 木谷 友哉, 安本 慶一, 東野 輝夫, |
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| 抄録(和) | 本研究では,Processing Element(PE)間の通信の動的な振舞いを考慮したネットワークオンチップ(NoC)の準最適構造を整数線形計画法(ILP)によって定式化し,導出する手法を提案する.提案する手法では,実装後のチップサイズに対する制約と,モジュール数,リンク遅延,PE間で生じる通信動作の集合とそれらの順序に関する制約,および,通信のデッドラインを入力として与え,与えられた通信のデッドラインを満たし,かつ通信資源コスト,ルータとモジュール間のリンクの数を最小化するようなNoCの通信構造を解として持つ整数線形制約式を導出する.さらに本研究では得られた制約式に対して,さらにヒューリスティックな見積もりを元に制約を追加し,解を得る計算時間を削減する手法を提案する. |
| 抄録(英) | In this paper, we propose a method for deriving an optimal Network-on-Chip (NoC) communication architecture using integer linear programming (ILP) while considering dynamic behavior of communications among processing elements (PEs). In the proposed method, for a given chip-size constraint, the number of modules, the link delay, the set of all communication specifications and their causal dependency, and the deadline constraints for all the communications for inputs, we derive automatically an ILP problem whose optimal solution corresponds to a NoC communication architecture where the derived architecture satisfies all the deadline constraints and the number of links is minimized. We also propose a heuristic algorithm to reduce the computation time for deriving a semi-optimal NoC communication architecture. |
| キーワード(和) | ネットワークオンチップ / デッドライン制約 / レイアウト / 資源最適化 / 整数線形計画法 |
| キーワード(英) | Network on Chip / Deadline Constraints / Layout / Resource Optimization / Integer Linear Programming |
| 資料番号 | CPSY2007-35 |
| 発行日 |
| 研究会情報 | |
| 研究会 | CPSY |
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| 開催期間 | 2007/11/13(から1日開催) |
| 開催地（和） | |
| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Computer Systems (CPSY) |
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| 本文の言語 | JPN |
| タイトル（和） | ネットワークオンチップにおける回路面積と配線コストを考慮したチップ内通信構造最適化の一手法(コンピュータシステムの設計・検証及び一般,デザインガイア2007-VLSI設計の新しい大地を考える研究会) |
| サブタイトル（和） | |
| タイトル（英） | A Method for Optimizing Communication Architecture on Network-on-Chip Considering Chip size and Wiring Costs |
| サブタイトル（和） | |
| キーワード(1)（和/英） | ネットワークオンチップ / Network on Chip |
| キーワード(2)（和/英） | デッドライン制約 / Deadline Constraints |
| キーワード(3)（和/英） | レイアウト / Layout |
| キーワード(4)（和/英） | 資源最適化 / Resource Optimization |
| キーワード(5)（和/英） | 整数線形計画法 / Integer Linear Programming |
| 第 1 著者 氏名（和/英） | 林 大輔 / Daisuke HAYASHI |
| 第 1 著者 所属（和/英） | 大阪大学大学院情報科学研究科 Graduate School of Information Science and Technology, Osaka University |
| 第 2 著者 氏名（和/英） | 村井 渉 / Wataru MURAI |
| 第 2 著者 所属（和/英） | 大阪大学大学院情報科学研究科 Graduate School of Information Science and Technology, Osaka University |
| 第 3 著者 氏名（和/英） | 中田 明夫 / Akio NAKATA |
| 第 3 著者 所属（和/英） | 広島市立大学大学院情報科学研究科 Graduate School of Information Sciences, Hiroshima City University |
| 第 4 著者 氏名（和/英） | 木谷 友哉 / Tomoya KITANI |
| 第 4 著者 所属（和/英） | 奈良先端科学技術大学院大学情報科学研究科 Graduate School of Information Science, Nara Advanced Institute of Science and Technology |
| 第 5 著者 氏名（和/英） | 安本 慶一 / Keiichi YASUMOTO |
| 第 5 著者 所属（和/英） | 奈良先端科学技術大学院大学情報科学研究科 Graduate School of Information Science, Nara Advanced Institute of Science and Technology |
| 第 6 著者 氏名（和/英） | 東野 輝夫 / Teruo HIGASHINO |
| 第 6 著者 所属（和/英） | 大阪大学大学院情報科学研究科 Graduate School of Information Science and Technology, Osaka University |
| 発表年月日 | 2007-11-20 |
| 資料番号 | CPSY2007-35 |
| 巻番号（vol） | vol.107 |
| 号番号（no） | 333 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |