| 講演名 | 2007-08-23 PLL,DLL技術にみる高性能化動向(PLL,クロック, VLSI回路,デバイス技術(高速,低電圧,低消費電力)) 道正 志郎, |
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| 抄録(和) | 位相同期回路(PLL)や遅延同期回路(DLL)は、通信機器やシステムLSIの高性能化に伴い、近年最も進歩した回路の一つである。また、その高性能化に伴い位相ノイズの予測技術も非常に進歩した。現在では、ほぼ予測どおりのジッタ特性をもつ回路が設計できるまでになっている。本論文ではPLLおよびDLLの高性能化動向と位相ノイズの予測技術について概説する。具体的には、ループフィルタ技術、アダプティブバイアス技術、分数分周技術等である。 |
| 抄録(英) | Along with the development of the mobile terminals and system LSIs, Phase Locked Loops(PLL) and Delay Locked Loops(DLL) are one of the most improved circuits in the last few decades. In addition, the technique to predict the phase noise has been improved drastically to the level that the simulated jitter characteristics are very close to that of real circuits. In this paper, the recent design trends of high performances PLLs and DLLs and the simulation method of the phase noise are described, the techniques of high performance loop filters, adaptive biasing, fractional-N synthesizer and so on. |
| キーワード(和) | 位相同期回路 / 遅延同期回路 / ループフィルタ / アダプティブバイアス / 分数分周器 |
| キーワード(英) | Phase Locked Loops / Delay Locked Loops / Loop Filter / Adaptive Biasing / Fractional Divider |
| 資料番号 | SDM2007-145,ICD2007-73 |
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| 研究会情報 | |
| 研究会 | ICD |
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| 開催期間 | 2007/8/16(から1日開催) |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Integrated Circuits and Devices (ICD) |
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| 本文の言語 | JPN |
| タイトル（和） | PLL,DLL技術にみる高性能化動向(PLL,クロック, VLSI回路,デバイス技術(高速,低電圧,低消費電力)) |
| サブタイトル（和） | |
| タイトル（英） | Design Trends of High Performance PLLs and DLLs |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 位相同期回路 / Phase Locked Loops |
| キーワード(2)（和/英） | 遅延同期回路 / Delay Locked Loops |
| キーワード(3)（和/英） | ループフィルタ / Loop Filter |
| キーワード(4)（和/英） | アダプティブバイアス / Adaptive Biasing |
| キーワード(5)（和/英） | 分数分周器 / Fractional Divider |
| 第 1 著者 氏名（和/英） | 道正 志郎 / Shiro Dosho |
| 第 1 著者 所属（和/英） | 松下電器産業(株)戦略半導体開発センタ Matsushita Electric Industrial Co. Ltd. Strategic Semiconductor Development Center |
| 発表年月日 | 2007-08-23 |
| 資料番号 | SDM2007-145,ICD2007-73 |
| 巻番号（vol） | vol.107 |
| 号番号（no） | 195 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
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