講演名 2007-08-23
54倍速AACエンコードを実現するヘテロジニアスマルチコアアーキテクチャの検討(マルチコア,プロセッサ, VLSI回路,デバイス技術(高速,低電圧,低消費電力))
鹿野 裕明, 伊藤 雅樹, 戸高 貴司, 津野田 賢伸, 兒玉 征之, 小野内 雅文, 内山 邦男, 小高 俊彦, 亀井 達也, 永濱 衛, 草桶 学, 新田 祐介, 和田 康孝, 木村 啓二, 笠原 博徳,
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抄録(和) 汎用プロセッサ(CPU)コアとアクセラレータ(ACC)コアを複数個集積したヘテロジニアスマルチコアプロセッサ(HMCP)アーキテクチャを検討した.HMCPは,特定の演算を効率よく実行可能なACCコアの効果的な利用と複数のプロセッサコアの並列利用により,動作周波数を向上させなくとも高い演算性能を得ることが可能であり,組み込み向けSoCに求められる高性能,小面積,省電力を同時に実現する.今回HMCPアーキテクチャの有効性評価に当たり,AAC-LCエンコーディングのHMCPにおける処理方式を検討し,ホモジニアスマルチコアプロセッサにアクセラレータとして動的再構成可能プロセッサ(DRP)を付加した試作チップ上での評価を行った.その結果,600MHzで動作するCPU2個と300MHzで動作するDRP2個を集積したHMCPにおいて,CD一枚が1-2分程度でエンコード可能となる54倍速AACエンコーディングの性能が得られることを確認した.
抄録(英) This paper describes a heterogeneous multi-core processor (HMCP) architecture which integrates general purpose processors (CPU) and accelerators (ACC) to achieve high-performance as well as low-power consumption for SoCs of embedded systems. Memory architecture of CPUs and ACCs were unified to improve programming and compiling efficiency. For preliminary evaluation of the HMCP architecture, AAC-LC stereo audio encoding is parallelized on a heterogeneous multi-core having homogeneous processor cores and dynamic reconfigurable processor (DRP) accelerator cores. The performance evaluation shows that 54x AAC encoding is achieved on the chip with two CPUs at 600 MHz and two DRPs at 300 MHz, which realizes encoding of a whole CD in 1-2 minutes.
キーワード(和) ヘテロジニアスマルチコア / 並列処理 / アクセラレータ / 動的再構成可能プロセッサ / AACエンコード
キーワード(英) Heterogeneous multi-core / parallel processing / accelerator / dynamic reconfigurable processor / AAC encoding
資料番号 SDM2007-143,ICD2007-71
発行日

研究会情報
研究会 ICD
開催期間 2007/8/16(から1日開催)
開催地(和)
開催地(英)
テーマ(和)
テーマ(英)
委員長氏名(和)
委員長氏名(英)
副委員長氏名(和)
副委員長氏名(英)
幹事氏名(和)
幹事氏名(英)
幹事補佐氏名(和)
幹事補佐氏名(英)

講演論文情報詳細
申込み研究会 Integrated Circuits and Devices (ICD)
本文の言語 JPN
タイトル(和) 54倍速AACエンコードを実現するヘテロジニアスマルチコアアーキテクチャの検討(マルチコア,プロセッサ, VLSI回路,デバイス技術(高速,低電圧,低消費電力))
サブタイトル(和)
タイトル(英) Evaluation of Heterogeneous Multicore Architecture with AAC-LC Stereo Encoding
サブタイトル(和)
キーワード(1)(和/英) ヘテロジニアスマルチコア / Heterogeneous multi-core
キーワード(2)(和/英) 並列処理 / parallel processing
キーワード(3)(和/英) アクセラレータ / accelerator
キーワード(4)(和/英) 動的再構成可能プロセッサ / dynamic reconfigurable processor
キーワード(5)(和/英) AACエンコード / AAC encoding
第 1 著者 氏名(和/英) 鹿野 裕明 / Hiroaki SHIKANO
第 1 著者 所属(和/英) (株)日立製作所:早稲田大学基幹理工学部情報理工学科
Hitachi, Ltd. : Dept. of Computer Science, Waseda University
第 2 著者 氏名(和/英) 伊藤 雅樹 / Masaki ITO
第 2 著者 所属(和/英) (株)日立製作所
Hitachi, Ltd.
第 3 著者 氏名(和/英) 戸高 貴司 / Takashi TODAKA
第 3 著者 所属(和/英) (株)日立製作所
Hitachi, Ltd.
第 4 著者 氏名(和/英) 津野田 賢伸 / Takanobu TSUNODA
第 4 著者 所属(和/英) (株)日立製作所
Hitachi, Ltd.
第 5 著者 氏名(和/英) 兒玉 征之 / Tomoyuki KODAMA
第 5 著者 所属(和/英) (株)日立製作所
Hitachi, Ltd.
第 6 著者 氏名(和/英) 小野内 雅文 / Masafumi ONOUCHI
第 6 著者 所属(和/英) (株)日立製作所
Hitachi, Ltd.
第 7 著者 氏名(和/英) 内山 邦男 / Kunio UCHIYAMA
第 7 著者 所属(和/英) (株)日立製作所:早稲田大学基幹理工学部情報理工学科
Hitachi, Ltd. : Dept. of Computer Science, Waseda University
第 8 著者 氏名(和/英) 小高 俊彦 / Toshihiko ODAKA
第 8 著者 所属(和/英) (株)日立製作所:早稲田大学基幹理工学部情報理工学科
Hitachi, Ltd. : Dept. of Computer Science, Waseda University
第 9 著者 氏名(和/英) 亀井 達也 / Tatsuya KAMEI
第 9 著者 所属(和/英) (株)ルネサステクノロジ
Renesas Technology Corporation
第 10 著者 氏名(和/英) 永濱 衛 / Ei NAGAHAMA
第 10 著者 所属(和/英) (株)ルネサステクノロジ
Renesas Technology Corporation
第 11 著者 氏名(和/英) 草桶 学 / Manabu KUSAOKE
第 11 著者 所属(和/英) (株)ルネサステクノロジ
Renesas Technology Corporation
第 12 著者 氏名(和/英) 新田 祐介 / Yusuke NITTA
第 12 著者 所属(和/英) (株)ルネサステクノロジ
Renesas Technology Corporation
第 13 著者 氏名(和/英) 和田 康孝 / Yasutaka WADA
第 13 著者 所属(和/英) 早稲田大学基幹理工学部情報理工学科
Dept. of Computer Science, Waseda University
第 14 著者 氏名(和/英) 木村 啓二 / Keiji KIMURA
第 14 著者 所属(和/英) 早稲田大学基幹理工学部情報理工学科
Dept. of Computer Science, Waseda University
第 15 著者 氏名(和/英) 笠原 博徳 / Hironori KASAHARA
第 15 著者 所属(和/英) 早稲田大学基幹理工学部情報理工学科
Dept. of Computer Science, Waseda University
発表年月日 2007-08-23
資料番号 SDM2007-143,ICD2007-71
巻番号(vol) vol.107
号番号(no) 195
ページ範囲 pp.-
ページ数 6
発行日