講演名 2007-08-23
9つのCPUと2つのマトリクスプロセッサを搭載したマルチコアSoCの開発(マルチコア,プロセッサ, VLSI回路,デバイス技術(高速,低電圧,低消費電力))
中島 雅美, 石見 幸一, 藤原 隼人, 石田 一哉, 奥村 直人, 桝井 規雄, 近藤 弘郁,
PDFダウンロードページ PDFダウンロードページへ
抄録(和) 認識,推論,計測,制御などのアプリケーションのためのマルチコアSoCを開発した.本SoCで採用した9つのCPUと2つのマトリクスプロセッサで構成されるコンフィギャラブル・ヘテロジニアス・アーキテクチャにより,3次元計測において45%の消費電力の削減が可能である,マトリクスプロセッサは,2リード-1ライトとバックグラウンドI/Oが可能な性能重視のマルチバンク構成を採用している.また,多くのアプリケーションやプロセステクノロジに対応可能なディレイ・マネジメント・ネットワークの採用により,CPUは周波数1GHzでの動作を達成した.
抄録(英) A multi-core SoC for multi-application (recognition, inference, measurement, control, and security) is developed. The configurable heterogeneous architecture with 9 CPUs and 2 Matrix processors reduced 45% power consumption. The performance-oriented multi-bank Matrix processor with 2-read-1 -write calculation and background I/O operation is adopted. The 1GHz CPU is realized by the delay management network applied for any kinds of applications and process technologies.
キーワード(和) マルチコアSoC / コンフィギャラブル・ヘテロジニアス・アーキテクチャ / マトリクスプロセッサ / ディレイ・マネジメント・ネットワーク
キーワード(英) Multi-core SoC / Configurable Heterogeneous Architecture / Matrix Processor / Delay Management Network
資料番号 SDM2007-141,ICD2007-69
発行日

研究会情報
研究会 ICD
開催期間 2007/8/16(から1日開催)
開催地(和)
開催地(英)
テーマ(和)
テーマ(英)
委員長氏名(和)
委員長氏名(英)
副委員長氏名(和)
副委員長氏名(英)
幹事氏名(和)
幹事氏名(英)
幹事補佐氏名(和)
幹事補佐氏名(英)

講演論文情報詳細
申込み研究会 Integrated Circuits and Devices (ICD)
本文の言語 JPN
タイトル(和) 9つのCPUと2つのマトリクスプロセッサを搭載したマルチコアSoCの開発(マルチコア,プロセッサ, VLSI回路,デバイス技術(高速,低電圧,低消費電力))
サブタイトル(和)
タイトル(英) Development of a Multi-Core SoC with 9 CPUs and 2 Matrix Processors
サブタイトル(和)
キーワード(1)(和/英) マルチコアSoC / Multi-core SoC
キーワード(2)(和/英) コンフィギャラブル・ヘテロジニアス・アーキテクチャ / Configurable Heterogeneous Architecture
キーワード(3)(和/英) マトリクスプロセッサ / Matrix Processor
キーワード(4)(和/英) ディレイ・マネジメント・ネットワーク / Delay Management Network
第 1 著者 氏名(和/英) 中島 雅美 / Masami NAKAJIMA
第 1 著者 所属(和/英) 株式会社ルネサステクノロジシステムコア技術統括部
System Core Technology Div., Renesas Technology Corp.
第 2 著者 氏名(和/英) 石見 幸一 / Koichi ISHIMI
第 2 著者 所属(和/英) 株式会社ルネサステクノロジシステムコア技術統括部
System Core Technology Div., Renesas Technology Corp.
第 3 著者 氏名(和/英) 藤原 隼人 / Hayato FUJIWARA
第 3 著者 所属(和/英) 株式会社ルネサステクノロジシステムコア技術統括部
System Core Technology Div., Renesas Technology Corp.
第 4 著者 氏名(和/英) 石田 一哉 / Kazuya ISHIDA
第 4 著者 所属(和/英) 株式会社ルネサステクノロジシステムコア技術統括部
System Core Technology Div., Renesas Technology Corp.
第 5 著者 氏名(和/英) 奥村 直人 / Naoto OKUMURA
第 5 著者 所属(和/英) 株式会社ルネサステクノロジシステムコア技術統括部
System Core Technology Div., Renesas Technology Corp.
第 6 著者 氏名(和/英) 桝井 規雄 / Norio MASUI
第 6 著者 所属(和/英) 株式会社ルネサステクノロジシステムコア技術統括部
System Core Technology Div., Renesas Technology Corp.
第 7 著者 氏名(和/英) 近藤 弘郁 / Hiroyuki KONDO
第 7 著者 所属(和/英) 株式会社ルネサステクノロジシステムコア技術統括部
System Core Technology Div., Renesas Technology Corp.
発表年月日 2007-08-23
資料番号 SDM2007-141,ICD2007-69
巻番号(vol) vol.107
号番号(no) 195
ページ範囲 pp.-
ページ数 4
発行日