| 講演名 | 2007-06-22 Power Constrained IP Core Wrapper Design with Partitioned Clock Domains , |
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| 抄録(和) | |
| 抄録(英) | Rapid developments in VLSI technology has made it possible to embed whole system components onto a single chip, called System-on-Chip or SoC. Recently, SoCs operating at multiple clock domains and very low power requirements are being utilized in the latest communications, networking and signal processing devices. Thus, the testing of SoCs and multi-clock domain embedded cores under power constraints is of great importance. This paper presents a novel design method for power-aware test wrappers targeting embedded cores with multiple clock domains. We show that effective partitioning of clock domains combined with bandwidth conversion and gated-clocks would yield shorter test times due to greater flexibility when determining optimal test schedules especially under tight power constraints. |
| キーワード(和) | |
| キーワード(英) | Multi-clock domain / Wrapper design / Soc / Embedded core test / Test scheduling |
| 資料番号 | CAS2007-25,VLD2007-41,SIP2007-55 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2007/6/15(から1日開催) |
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| 開催地（英） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | ENG |
| タイトル（和） | |
| サブタイトル（和） | |
| タイトル（英） | Power Constrained IP Core Wrapper Design with Partitioned Clock Domains |
| サブタイトル（和） | |
| キーワード(1)（和/英） | / Multi-clock domain |
| 第 1 著者 氏名（和/英） | / Thomas Edison YU |
| 第 1 著者 所属（和/英） | Graduate School of Information Science, Nara Institute of Science and Technology |
| 発表年月日 | 2007-06-22 |
| 資料番号 | CAS2007-25,VLD2007-41,SIP2007-55 |
| 巻番号（vol） | vol.107 |
| 号番号（no） | 103 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |