| 講演名 | 2007/5/4 非同期単精度浮動小数点除算器の方式検討とFPGA実装(算術演算回路,システム設計及び一般) 廣本 正之, 高橋 温子, 神山 真一, 越智 裕之, 中村 行宏, |
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| 抄録(和) | ディジタルシステムの開発において単相同期式設計が普及しているが,クロック周波数に応じてレジスタ間の組み合わせ回路段数を最適化しなければ十分に性能を発揮することができないため,クロック周波数が異なるシステム間での設計資産の流用は困難であった.本稿では,各々のモジュールがそれぞれ最高の速度で動作可能な非同期式システムに注目し,これをIEEE754準拠単精度浮動小数点除算器に適用することを提案する。提案する除算器は,減算シフトの反復で仮数部の除算を行うモジュールをグローバルクロックと独立なローカルクロックで動作させ,前後の正規化や丸めのモジュールとは非同期のインターフェースで接続しようというものであり,(1)特定のターゲットテクノロジに対し単一の設計資産で任意のグローバルクロック周波数のシステムに対応可能(2)ローカルクロック周波数の最適化による面積効率や電力効率の改善,などが期待される.また本稿では,提案非同期回路をXilinx社のFPGA向けに設計,評価した結果も報告する. |
| 抄録(英) | Synchronous design methodology is widely used for today's digital circuits. However, highly optimized synchronous design for a specific clock frequency is difficult to be reused in another system with different clock frequency, because logic depth between FFs should be tailored for the clock frequency. In this paper, we focus on Asynchronous design, in which each module works at its best performance, and apply it to an IEEE754-standard single-precision floating-point divider. In our divider, a mantissa divider is driven by a high-speed local clock and connected to pre-/post-processing modules with asynchronous interface. Our divider is ready to be built into a system with arbitrary clock frequency and achieve its peak performance and area- and power-efficiency. This paper also reports an implementation result of the proposed divider on a Xilinx FPGA. |
| キーワード(和) | IP再利用性 / IEEE754 / 低消費電力 / 減算シフト型除算器 |
| キーワード(英) | IP reusability / IEEE754 / low power design / digit-recurrence divider |
| 資料番号 | VD2007-10 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2007/5/4(から1日開催) |
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| テーマ（英） | |
| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | 非同期単精度浮動小数点除算器の方式検討とFPGA実装(算術演算回路,システム設計及び一般) |
| サブタイトル（和） | |
| タイトル（英） | An Asynchronous Single-precision Floating-point Divider and its Implementation on FPGA |
| サブタイトル（和） | |
| キーワード(1)（和/英） | IP再利用性 / IP reusability |
| キーワード(2)（和/英） | IEEE754 / IEEE754 |
| キーワード(3)（和/英） | 低消費電力 / low power design |
| キーワード(4)（和/英） | 減算シフト型除算器 / digit-recurrence divider |
| 第 1 著者 氏名（和/英） | 廣本 正之 / Masayuki HIROMOTO |
| 第 1 著者 所属（和/英） | 京都大学大学院情報学研究科通信情報システム専攻 Dept. of Communications and Computer Eng., Graduate School of Informatics, Kyoto Univ. |
| 第 2 著者 氏名（和/英） | 高橋 温子 / Atsuko TAKAHASHI |
| 第 2 著者 所属（和/英） | 京都大学大学院情報学研究科通信情報システム専攻 Dept. of Communications and Computer Eng., Graduate School of Informatics, Kyoto Univ. |
| 第 3 著者 氏名（和/英） | 神山 真一 / Shin'ichi KOUYAMA |
| 第 3 著者 所属（和/英） | 京都大学大学院情報学研究科通信情報システム専攻 Dept. of Communications and Computer Eng., Graduate School of Informatics, Kyoto Univ. |
| 第 4 著者 氏名（和/英） | 越智 裕之 / Hiroyuki OCHI |
| 第 4 著者 所属（和/英） | 京都大学大学院情報学研究科通信情報システム専攻 Dept. of Communications and Computer Eng., Graduate School of Informatics, Kyoto Univ. |
| 第 5 著者 氏名（和/英） | 中村 行宏 / Yukihiro NAKAMURA |
| 第 5 著者 所属（和/英） | 立命館大学総合理工学研究機構 Research Organization of Science and Engineering, Ritsumeikan Univ. |
| 発表年月日 | 2007/5/4 |
| 資料番号 | VD2007-10 |
| 巻番号（vol） | vol.107 |
| 号番号（no） | 32 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |