| 講演名 | 2007/5/4 ハードウエアユニット検証環境の自動生成 : バスブリッジ設計での実証(検証/最適化,システム設計及び一般) 森沢 和道, 岩下 洋哲, 高山 浩一郎, |
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| 抄録(和) | SoCの複雑化によって検証に要する工数は増大している。多くの場合、SoCとそれを構成するハードウエアユニットの検証はシミュレーションに頼っている。シミュレーションによる検証作業の内訳を調べてみると大きく3つに分かれている:仕様書の理解、検証環境の構築(テストベンチ、テストパターン、参照モデル作成を含む)、シミュレーション。検証の工数を削減するためには、この3つの作業の工数を減らさなければならない。その内、仕様書の理解及び、シミュレーションの工数削減に対する取り組みは存在するが、技術的な課題は大きい。一方、検証環境構築の工数削減の課題は他のと比較してハードルは低くいが効果は大きいため、後者に着目した。検証環境構築の工数削減に有効な手段は検証環境を構成する部品の再利用及び、検証環境部品の自動生成である。任意のハードウエアユニットの単体検証に対応した検証環境構築は非常に難しい問題である。特にハードウエアユニットが複雑な機能を実現する場合は参照モデルの構築が難しい。逆にデータ加工をしない、主に転送をするユニット(バスブリッジは代表的な例)は多くの場合では参照モデル構築が必要なく、検証環境構築のハードルは低い。本稿は後者の検証環境構築問題に着目し、テストベンチの基本的な部品の自動生成手法を開発した。この手法をバスブリッジのユニット検証環境構築に用いて検証作業の工数削滅を実現した。 |
| 抄録(英) | The verification cost of complex SoCs has been increasing in a fast pace. Many techniques and methodologies have been developed to address this problem. Nevertheless logic simulation is still the most used technique to verify SoCs. In order to decrease the verification cost (time) of a design using logic simulation, we first must analyze the subtasks that compose it: specification analysis, building the verification environment (which includes the testbench, test pattern, and reference model), and simulation. There has been work on methodologies that improve the specification analysis and the simulation cost, but the technical challenges that must be overcome are big. On the other hand, improving the process of building verification environments has a lower technical hurdle (meaning low cost of implementation) but is very effective. We feel that this is not very explored, thus, in this paper we target this problem. Verification component's reuse and its automatic generation are key factors to decrease the cost of building a verification environment. In general it is very difficult to automatically generate components such as reference models for complex hardware units in an SoC. However, hardware units such as bus bridges or DMA controllers, where there is no data computation, do not require complex reference models. This lowers the hurdle for automatic generation of verification environments. In this paper we target the latter type of hardware units and propose a methodology to generate components used in a verification environment. We also present a case study where the proposed methodology has been used to build the verification environment of a bus bridge used in a commercial product. |
| キーワード(和) | テストベンチ / ユニット検証 / トランザクタ / プロトコルチェッカ |
| キーワード(英) | Testbench / Unit Verification / Transactor / Protocol checker |
| 資料番号 | VD2007-7 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2007/5/4(から1日開催) |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | ENG |
| タイトル（和） | ハードウエアユニット検証環境の自動生成 : バスブリッジ設計での実証(検証/最適化,システム設計及び一般) |
| サブタイトル（和） | |
| タイトル（英） | Automatic Generation of a Verification Environment for Hardware Units : Application to a Bus Bridge Design |
| サブタイトル（和） | |
| キーワード(1)（和/英） | テストベンチ / Testbench |
| キーワード(2)（和/英） | ユニット検証 / Unit Verification |
| キーワード(3)（和/英） | トランザクタ / Transactor |
| キーワード(4)（和/英） | プロトコルチェッカ / Protocol checker |
| 第 1 著者 氏名（和/英） | 森沢 和道 / Rafael K. MORIZAWA |
| 第 1 著者 所属（和/英） | 株式会社富士通研究所 Fujitsu Laboratories, LTD. |
| 第 2 著者 氏名（和/英） | 岩下 洋哲 / Hiroaki IWASHITA |
| 第 2 著者 所属（和/英） | 株式会社富士通研究所 Fujitsu Laboratories, LTD. |
| 第 3 著者 氏名（和/英） | 高山 浩一郎 / Koichiro TAKAYAMA |
| 第 3 著者 所属（和/英） | 株式会社富士通研究所 Fujitsu Laboratories, LTD. |
| 発表年月日 | 2007/5/4 |
| 資料番号 | VD2007-7 |
| 巻番号（vol） | vol.107 |
| 号番号（no） | 32 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |