| 講演名 | 2007-06-01 演算器レベル・パケット転送方式に基づく高並列VLSIプロセッサの構成(オンチップ・ネットワーク,集積回路とアーキテクチャの協創-プロセッサ,メモリ,システムLSI及び一般-) 藤岡 与周, 苫米地 宣裕, 亀山 充隆, |
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| 抄録(和) | 不規則かつ高並列な処理の演算遅れ時間を減少するためには,細粒度高並列処理が有用であるが,通常のVLIW制御方式ではルータの個数とともにデータ転送などの制御メモリ容量もまた膨大になる.そこで本稿では,あらかじめ処理アルゴリズムが与えられていると仮定して,スケジューリングやアロケーションをパケット衝突が起こらずかつ演算遅れ時間を減少するという制約下でオフラインで実施する,セミオートノマスパケットルーティングの概念を提案している.これにより,ルータ構造を大幅に簡略化できるとともに,パケット転送による自律的な制御タイミング生成により制御メモリを大幅に減少可能な高並列VLSIプロセッサアーキテクチャを提案している. |
| 抄録(英) | Until now, network on chip technology based on course grain packet data transfer was proposed. In this paper, fine grain packet data transfer scheme is introduced to make intra-chip data transfer flexible and programmable in micronetwork. A protocol based on hybrid utilization of autonomous packed data transfer and offline scheduling/allocation is effectively employed for making a router as simple as possible, so that packed collision in the micronetwork does not occur. Because the timing control of packet-receive is automatically done in the router, complexity of VLIW control can be greatly reduced. A special control module to control the packet-send timing is proposed to realize effective packet data transfer. |
| キーワード(和) | ネットワークオンチップ / 並列VLSIプロセッサ / セミオートノマスパケットルーティング / 制御メモリ容量の減少 |
| キーワード(英) | Network-on-chip / Parallel VLSI Processor / Semi-Autonomous Packet Routing / Reduction of Control Complexity |
| 資料番号 | ICD2007-34 |
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| 研究会情報 | |
| 研究会 | ICD |
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| 開催期間 | 2007/5/24(から1日開催) |
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| テーマ（英） | |
| 委員長氏名（和） | |
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| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Integrated Circuits and Devices (ICD) |
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| 本文の言語 | JPN |
| タイトル（和） | 演算器レベル・パケット転送方式に基づく高並列VLSIプロセッサの構成(オンチップ・ネットワーク,集積回路とアーキテクチャの協創-プロセッサ,メモリ,システムLSI及び一般-) |
| サブタイトル（和） | |
| タイトル（英） | Design of a Highly Parallel VLSI Processor Based on Functional-Unit-Level Packet Data Transfer Scheme |
| サブタイトル（和） | |
| キーワード(1)（和/英） | ネットワークオンチップ / Network-on-chip |
| キーワード(2)（和/英） | 並列VLSIプロセッサ / Parallel VLSI Processor |
| キーワード(3)（和/英） | セミオートノマスパケットルーティング / Semi-Autonomous Packet Routing |
| キーワード(4)（和/英） | 制御メモリ容量の減少 / Reduction of Control Complexity |
| 第 1 著者 氏名（和/英） | 藤岡 与周 / Yoshichika FUJIOKA |
| 第 1 著者 所属（和/英） | 八戸工業大学工学部 Faculty of Engineering, Hachinohe Institute of Technology |
| 第 2 著者 氏名（和/英） | 苫米地 宣裕 / Nobuhiro TOMABECHI |
| 第 2 著者 所属（和/英） | 八戸工業大学工学部 Faculty of Engineering, Hachinohe Institute of Technology |
| 第 3 著者 氏名（和/英） | 亀山 充隆 / Michitaka KAMEYAMA |
| 第 3 著者 所属（和/英） | 東北大学大学院情報科学研究科 Graduate School of Information Sciences, Tohoku University |
| 発表年月日 | 2007-06-01 |
| 資料番号 | ICD2007-34 |
| 巻番号（vol） | vol.107 |
| 号番号（no） | 76 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |