| 講演名 | 2007-05-31 チップマルチプロセッサにおけるデータ・プリフェッチ効果の分析(マルチコア,集積回路とアーキテクチャの協創-プロセッサ,メモリ,システムLSI及び一般-) 福本 尚人, 三原 智伸, 井上 弘士, 村上 和彰, |
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| 抄録(和) | 複数コアを1チップに搭載するチップマルチプロセッサ(CMP)が注目されている.CMPは,複数コアで並列処理することで高い演算性能を達成することができる.しかしながら,メモリバンド幅の制約や複数コア搭載によるメモリアクセス頻度の上昇により,メモリウォール問題が深刻化する.主記憶のアクセス時間を隠蔽する方法のひとつにデータ・プリフェッチがある.CMPにおいてデータ・プリフェッチを行う場合,コア間の相互作用があるため,シングルコアプロセッサとは異なる効果が現れる.そこで本稿では,CMPにおけるデータ・プリフェッチが性能へ与える影響を分析した.その結果,プリフェッチしたデータが無効化される割合は極めて小さく,プリフェッチを発行したコア以外のメモリアクセス時間を隠蔽するプリフェッチが約5%あることが明らかになった. |
| 抄録(英) | Chip MultiProcessors (or CMPs) can achieve higher performance by means of exploiting thread level parallelism. Increasing the number of processor cores in a chip dramatically improves the peak performance. However, since the memory bandwidth does not scale with the number of cores, the negative impact of the memory-wall problem becomes more critical. Data prefetching is a well known approach to compensating for the poor memory performance, and has been employed in commercial processor chips. Although a number of prefetching techniques have so far been proposed, in many cases, they have assumed that the processor core in a chip is only one. In CMP chips, there are some shared resources such as L2 caches, buses, and so on. Therefore, the effect of prefetching on CMPs should be different from that on single-core processors. In this paper, we analyze the effect of prefetching on CMP performance. This paper first classifies the impact of prefetch operations issued during a program execution. Then, we discuss qualitatively and quantitatively the effect of prefetching to the memory performance. The experimental results show that the negative effect of invalidation of prefetched data is very small. In addition, it is observed that about 5% prefetch operations improve the cache hit rates of other cores. |
| キーワード(和) | チップマルチプロセッサ / データ・プリフェッチ / キャッシュメモリ |
| キーワード(英) | CMP / data prefetching / cache memory |
| 資料番号 | ICD2007-20 |
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| 研究会情報 | |
| 研究会 | ICD |
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| 開催期間 | 2007/5/24(から1日開催) |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Integrated Circuits and Devices (ICD) |
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| 本文の言語 | JPN |
| タイトル（和） | チップマルチプロセッサにおけるデータ・プリフェッチ効果の分析(マルチコア,集積回路とアーキテクチャの協創-プロセッサ,メモリ,システムLSI及び一般-) |
| サブタイトル（和） | |
| タイトル（英） | Effect of Data Prefetching on Chip MultiProcessor |
| サブタイトル（和） | |
| キーワード(1)（和/英） | チップマルチプロセッサ / CMP |
| キーワード(2)（和/英） | データ・プリフェッチ / data prefetching |
| キーワード(3)（和/英） | キャッシュメモリ / cache memory |
| 第 1 著者 氏名（和/英） | 福本 尚人 / Naoto FUKUMOTO |
| 第 1 著者 所属（和/英） | 九州大学大学院システム情報科学府 Graduate School of Information Science and Electrical Engineering, Kyushu University |
| 第 2 著者 氏名（和/英） | 三原 智伸 / Tomonobu MIHARA |
| 第 2 著者 所属（和/英） | 九州大学大学院システム情報科学府 Graduate School of Information Science and Electrical Engineering, Kyushu University |
| 第 3 著者 氏名（和/英） | 井上 弘士 / Koji INOUE |
| 第 3 著者 所属（和/英） | 九州大学大学院システム情報科学研究院 Faculty of Information Science and Electrical Engineering, Kyushu University |
| 第 4 著者 氏名（和/英） | 村上 和彰 / Kazuaki MURAKAMI |
| 第 4 著者 所属（和/英） | 九州大学大学院システム情報科学研究院 Faculty of Information Science and Electrical Engineering, Kyushu University |
| 発表年月日 | 2007-05-31 |
| 資料番号 | ICD2007-20 |
| 巻番号（vol） | vol.107 |
| 号番号（no） | 76 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |