| 講演名 | 2007-04-13 A 65 nm Embedded SRAM with Wafer Level Burn-In Mode, Leak-Bit Redundancy and E-trim Fuse for Known Good Die , |
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| 抄録(和) | |
| 抄録(英) | We propose a wafer level burn-in (WLBI) mode, a leak-bit redundancy and a small, highly reliable Cu E-trim fuse repair scheme for an embedded 6T-SRAM to achieve a KGD-SoC. We febricated a 16M-SRAM with these techniques using 65 nm LSTP technology, and confirmed its efficient operation. The WLBI mode has almost no area penalyy and a speed penalty of only 50 ps. The leak-bit redundancy area penalty is less than 2%. |
| キーワード(和) | |
| キーワード(英) | 6T-SRAM / 65nm CMOS technology / Known Good Die / Embedded SRAM |
| 資料番号 | ICD2007-11 |
| 発行日 |
| 研究会情報 | |
| 研究会 | ICD |
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| 開催期間 | 2007/4/5(から1日開催) |
| 開催地（和） | |
| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 副委員長氏名（和） | |
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| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Integrated Circuits and Devices (ICD) |
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| 本文の言語 | ENG |
| タイトル（和） | |
| サブタイトル（和） | |
| タイトル（英） | A 65 nm Embedded SRAM with Wafer Level Burn-In Mode, Leak-Bit Redundancy and E-trim Fuse for Known Good Die |
| サブタイトル（和） | |
| キーワード(1)（和/英） | / 6T-SRAM |
| 第 1 著者 氏名（和/英） | / Shigeki Ohbayashi |
| 第 1 著者 所属（和/英） | Renesas Technology Corporation |
| 発表年月日 | 2007-04-13 |
| 資料番号 | ICD2007-11 |
| 巻番号（vol） | vol.107 |
| 号番号（no） | 1 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |