| 講演名 | 2007-04-12 ビット線の電力を削減する実時間動画像処理応用2-port SRAM(新メモリ技術とシステムLSI) 藤原 英弘, 新居 浩二, 野口 紘希, 宮越 純一, 村地 勇一郎, 森田 泰弘, 川口 博, 吉本 雅彦, |
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| 抄録(和) | 動画像の持つ隣接画素相関性を利用し,実時間動画像処理に適した低消費電力2-portSRAMの提案を行った.読出しビット線の充放電電力を最小にするため,書込み動作時に多数決論理回路を用いて,入力データの"0"の個数が"1"の個数よりも多い場合,入力データの反転を行い,書込みデータの"1"の数が多くなるようにする.さらに多数決論理回路をより効果的に利用するために,動画像の持つ隣接画素相関性に着目し,画像データをビットごとに並べ替えるReordering処理の提案を行った.90-nmプロセスを用いて68-kb SRAMの試作を行い,実測の結果,H.264で符号化したHDTV解像度の標準テスト動画像シーケンスの再構成画像に対して,多数決論理とReordering処理を用いることにより,読出しビット線の消費電力を45%削減できることを確認した.また,アクセスタイムオーバヘッドと面積オーバヘッドは,それぞれ4%と7%となった. |
| 抄録(英) | We propose a low-power two-port SRAM for real-time video processing that exploits statistical similarity in images. To minimize discharge power on a read bitline in the precharge scheme, a majority-logic circuit decides if input data should be inverted in a write cycle, so that "1"s are in the majority. Write-in data are reordered into digit groups from the most significant bit group to the least significant bit group, and then a flag bit is appended to each group. If the number of "0"s in a group is more than that of "1"s, the input data are inverted by the majority logic. The majority-logic circuit reduces needless discharges on the read bitlines, and thus saves power in a read operation. The measurement result in a 68-kb SRAM fabricated in a 90-nm process demonstrates that thte 45% power saving on the read bitline is achieved as an H.264 reconstructed-image memory. The speed and area overhead are 4% and 7%, respectively. |
| キーワード(和) | 低消費電力SRAM / 2-port SRAM / 実時間動画像処理 / 多数決論理 / Reordering処理 |
| キーワード(英) | Low-power SRAM / two-port SRAM / real-time image processing / majority logic / data-bit reordering |
| 資料番号 | ICD2007-7 |
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| 研究会情報 | |
| 研究会 | ICD |
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| 開催期間 | 2007/4/5(から1日開催) |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Integrated Circuits and Devices (ICD) |
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| 本文の言語 | JPN |
| タイトル（和） | ビット線の電力を削減する実時間動画像処理応用2-port SRAM(新メモリ技術とシステムLSI) |
| サブタイトル（和） | |
| タイトル（英） | A Novel Two-Port SRAM for Low Bitline Power Using Majority Logic and Data-Bit Reordering |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 低消費電力SRAM / Low-power SRAM |
| キーワード(2)（和/英） | 2-port SRAM / two-port SRAM |
| キーワード(3)（和/英） | 実時間動画像処理 / real-time image processing |
| キーワード(4)（和/英） | 多数決論理 / majority logic |
| キーワード(5)（和/英） | Reordering処理 / data-bit reordering |
| 第 1 著者 氏名（和/英） | 藤原 英弘 / Hidehiro Fujiwara |
| 第 1 著者 所属（和/英） | 神戸大学大学院自然科学研究科 Graduate School of Science and Technology, Kobe University |
| 第 2 著者 氏名（和/英） | 新居 浩二 / Koji Nii |
| 第 2 著者 所属（和/英） | 神戸大学大学院自然科学研究科 Graduate School of Science and Technology, Kobe University |
| 第 3 著者 氏名（和/英） | 野口 紘希 / Hiroki Noguchi |
| 第 3 著者 所属（和/英） | 神戸大学大学院自然科学研究科 Graduate School of Science and Technology, Kobe University |
| 第 4 著者 氏名（和/英） | 宮越 純一 / Junichi Miyakoshi |
| 第 4 著者 所属（和/英） | 神戸大学大学院自然科学研究科 Graduate School of Science and Technology, Kobe University |
| 第 5 著者 氏名（和/英） | 村地 勇一郎 / Yuichiro Murachi |
| 第 5 著者 所属（和/英） | 神戸大学大学院自然科学研究科 Graduate School of Science and Technology, Kobe University |
| 第 6 著者 氏名（和/英） | 森田 泰弘 / Yasuhiro Morita |
| 第 6 著者 所属（和/英） | 神戸大学大学院自然科学研究科 Graduate School of Science and Technology, Kobe University |
| 第 7 著者 氏名（和/英） | 川口 博 / Hiroshi Kawaguchi |
| 第 7 著者 所属（和/英） | 神戸大学工学部 Department of Computer and Systems Engineering, Kobe University |
| 第 8 著者 氏名（和/英） | 吉本 雅彦 / Masahiko Yoshimoto |
| 第 8 著者 所属（和/英） | 神戸大学工学部 Department of Computer and Systems Engineering, Kobe University |
| 発表年月日 | 2007-04-12 |
| 資料番号 | ICD2007-7 |
| 巻番号（vol） | vol.107 |
| 号番号（no） | 1 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |