| 講演名 | 2007-03-09 ランタイムパワーゲーティングを適用した乗算器を用いた消費電力に影響する要因の解析(低消費電力/耐ノイズ・ばらつき設計(2),システムオンシリコン設計技術並びにこれを活用したVLSI) 武田 清大, 香嶋 俊裕, 白井 利明, 大久保 直昭, 宇佐美 公良, |
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| 抄録(和) | 本稿では、走行時パワーゲーテリング方式を32bit乗算器に適用した回路を用いた解析によって、動的にスリープ制御を行った場合に消費電力へ影響する要因について示す。用いた回路は被演算数の大きさに着目し、片方、もしくは両方の被演算数が16bit以下の大きさであれば、動的にスリープ制御を行い、演算に使用しない回路部分でのリーク電力を低減する。ASPLA90nmプロセスにて設計したレイアウトから抽出したデータをもとにシミュレーション評価した結果85℃の高温状態での乗算アレイでの平均リーク電流は動作中に回路の一部(全体の約51%のセル数)をスリープさせた場合で最大約46%低減可能であるが、スリープ状態が開始されてから乗算アレイのリーク電流が低減され始めるまでに約20ns程度、最大低減可能になるまで約1200ns必要であることが分かった。 |
| 抄録(英) | This paper describes major factor that affect power dissipation for dynamic sleep control. We analyzed factors through power analysis for a 32bit multiplier applying Run Time Power Gating(RTPG). This multiplier has a scheme to dynamically reduce the leakage power according to bit size of multiplied values. If one or both multiplied values have less than 16bit value, power gating is dynamically applied to the part of logic gates that need not to calculate output values. We design and implement this multiplier using ASPLA 90nm technology and analyze the leakage power. Experimental results show that this scheme enables to reduce the average leakage power of multiplier in circuit by up to 46% putting a part of multiplier into sleep at 85℃, however, It required approximately 20ns from he sleep start to the point at which leakage current in the multiplier circuit begins to reduce. Also it required approximately1.2us to achieve maximum leakage power reduction. |
| キーワード(和) | MTCMOS回路 / 動的スリープ制御 / 動作時リーク電力 / 消費電力 |
| キーワード(英) | MTCMOS circuits / Dynamic Sleep Control / Active Leakage Power / Power Dissipation |
| 資料番号 | VLD2006-154,ICD2006-245 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2007/3/2(から1日開催) |
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| 委員長氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | ランタイムパワーゲーティングを適用した乗算器を用いた消費電力に影響する要因の解析(低消費電力/耐ノイズ・ばらつき設計(2),システムオンシリコン設計技術並びにこれを活用したVLSI) |
| サブタイトル（和） | |
| タイトル（英） | Analysis for factors that affect power dissipation for Multiplier applying Run Time Power Gating |
| サブタイトル（和） | |
| キーワード(1)（和/英） | MTCMOS回路 / MTCMOS circuits |
| キーワード(2)（和/英） | 動的スリープ制御 / Dynamic Sleep Control |
| キーワード(3)（和/英） | 動作時リーク電力 / Active Leakage Power |
| キーワード(4)（和/英） | 消費電力 / Power Dissipation |
| 第 1 著者 氏名（和/英） | 武田 清大 / Seidai TAKEDA |
| 第 1 著者 所属（和/英） | 芝浦工業大学大学院工学研究科電気電子情報工学専攻 Graduate School of Engineering, Shibaura Institute of Technology |
| 第 2 著者 氏名（和/英） | 香嶋 俊裕 / Toshihiro KASHIMA |
| 第 2 著者 所属（和/英） | 芝浦工業大学大学院工学研究科電気電子情報工学専攻 Graduate School of Engineering, Shibaura Institute of Technology |
| 第 3 著者 氏名（和/英） | 白井 利明 / Toshiaki SHIRAI |
| 第 3 著者 所属（和/英） | 芝浦工業大学工学部情報工学科 Department of Information Science and Engineering, Shibaura Institute of Technology |
| 第 4 著者 氏名（和/英） | 大久保 直昭 / Naoaki OHKUBO |
| 第 4 著者 所属（和/英） | 芝浦工業大学大学院工学研究科電気電子情報工学専攻 Graduate School of Engineering, Shibaura Institute of Technology |
| 第 5 著者 氏名（和/英） | 宇佐美 公良 / Kimiyoshi USAMI |
| 第 5 著者 所属（和/英） | 芝浦工業大学工学部情報工学科 Department of Information Science and Engineering, Shibaura Institute of Technology |
| 発表年月日 | 2007-03-09 |
| 資料番号 | VLD2006-154,ICD2006-245 |
| 巻番号（vol） | vol.106 |
| 号番号（no） | 549 |
| ページ範囲 | pp.- |
| ページ数 | 5 |
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