| 講演名 | 2007-03-09 MOSFETのゲート、サブスレッショルドリーク電流を考慮した2電源型システムLSIの低消費電力設計法(低消費電力/耐ノイズ・ばらつき設計(2),システムオンシリコン設計技術並びにこれを活用したVLSI) 渡辺 重佳, 花見 智, 小林 学, 高畠 俊徳, |
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| 抄録(和) | 微細MOSFETの充放電電流、ゲートリーク電流、サブスレッショルドリーク電流による消費電力を考慮した2電源型(V_H、V_L方式)システムLSIの消費電力の削減効果について解析した。消費電力の削減率は充放電電流のみを考慮した場合には電圧比V_L/V_Hによって決定されるのに対し、リーク電流のみを考慮した場合にはV_L/V_HとV_Hの絶対値によって決定される。詳細な解析の結果65nm、45nm、32nmいずれの世代でも従来どおり充放電電流による消費電力を最小にするV_L/V_Hで2電源方式を最適化すると、リーク電流による消費電力もほぼ最小に出来る。以上の解析より2電源型は微細MOSFETを用いて設計されたシステムLSIにとってリーク電流による消費電力が支配的になる世代でも、低消費電力化にとても有効な方式である事が分かった。 |
| 抄録(英) | Reduction of power dissipation caused by dynamic current, gate leakage current, and subthreshold leakage current of dual-supply-voltage (V_H, V_L) system LSI has been analyzed. The reduction ratio of power dissipation due to leakage current is strongly depend on V_H. Not only dynamic current but also leakage current can be successfully reduced with using conventional dual-supply-voltage scheme for 32nm-65nm generation. |
| キーワード(和) | システムLSI / 2電源方式 / 充放電電流 / ゲートリーク電流 / サブスレッショルドリーク電流 / MOSFET / スケーリング則 / パスディレイ分布 |
| キーワード(英) | system LSI / dual spply voltage scheme / dynamic current / gate leakage current / subthreshold leakage current / MOSFET / scaling rule / path-delay distribution |
| 資料番号 | VLD2006-153,ICD2006-244 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2007/3/2(から1日開催) |
| 開催地（和） | |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | MOSFETのゲート、サブスレッショルドリーク電流を考慮した2電源型システムLSIの低消費電力設計法(低消費電力/耐ノイズ・ばらつき設計(2),システムオンシリコン設計技術並びにこれを活用したVLSI) |
| サブタイトル（和） | |
| タイトル（英） | Design method of low-power dual-supply-voltage system LSI taking into account gate/sub-threshold leakage current of MOSFET |
| サブタイトル（和） | |
| キーワード(1)（和/英） | システムLSI / system LSI |
| キーワード(2)（和/英） | 2電源方式 / dual spply voltage scheme |
| キーワード(3)（和/英） | 充放電電流 / dynamic current |
| キーワード(4)（和/英） | ゲートリーク電流 / gate leakage current |
| キーワード(5)（和/英） | サブスレッショルドリーク電流 / subthreshold leakage current |
| キーワード(6)（和/英） | MOSFET / MOSFET |
| キーワード(7)（和/英） | スケーリング則 / scaling rule |
| キーワード(8)（和/英） | パスディレイ分布 / path-delay distribution |
| 第 1 著者 氏名（和/英） | 渡辺 重佳 / Shigeyoshi Watanabe |
| 第 1 著者 所属（和/英） | 湘南工科大学情報工学科 Department of Information Science, Shonan Institute of Technology |
| 第 2 著者 氏名（和/英） | 花見 智 / Satoshi Hanami |
| 第 2 著者 所属（和/英） | 湘南工科大学情報工学科 Department of Information Science, Shonan Institute of Technology |
| 第 3 著者 氏名（和/英） | 小林 学 / Manabu Kobayashi |
| 第 3 著者 所属（和/英） | 湘南工科大学情報工学科 Department of Information Science, Shonan Institute of Technology |
| 第 4 著者 氏名（和/英） | 高畠 俊徳 / Toshitoku Takabatake |
| 第 4 著者 所属（和/英） | 湘南工科大学情報工学科 Department of Information Science, Shonan Institute of Technology |
| 発表年月日 | 2007-03-09 |
| 資料番号 | VLD2006-153,ICD2006-244 |
| 巻番号（vol） | vol.106 |
| 号番号（no） | 549 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
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