| 講演名 | 2007-03-08 ピン集合間の引き出し順を考慮した配線手法(配置配線,システムオンシリコン設計技術並びにこれを活用したVLSI) 稲木 雅人, 高島 康裕, 梶谷 洋司, |
|---|---|
| PDFダウンロードページ |  PDFダウンロードページへ |
| 抄録(和) | VLSIチップの高機能化,高集積化に伴って必要なI/Oピン数が増大しており,近年チップ底面全体を利用してI/Oピンを高密度に配置したBall Grid Arrayパッケージ(BGA)の採用が増えている.BGAではピン配置が高密度化したことによりプリント基板上での引き出し配線が困難になってきている.本研究では、二つのBGAパッケージのピン間を接続する一層配線問題を扱う.BGAパッケージ間を接続する際,機能固定ピンが存在する場合には各BGAパッケージ外周での引き出し配線の順番を合わせる必要がある.提案手法では,ピンにポテンシャル順序を与えて配線経路を表現するポテンシャル法において,ピンのポテンシャル順番と配線引き出し順番が一対一対応する性質を利用し,パッケージ間の対応ピン同士の引き出し順を一致させる.最適化にはSimulated Annealing法を用い,ピンのポテンシャル値を交換して配線経路を変化させることで配線混雑度の低減を目指す. |
| 抄録(英) | Because of the increasing number of I/O-pins on a VLSI, the chance to adopt Ball Grid Array packages, which accommodate a large number of I/O-pins by using the whole area of its bottom surface, is increasing. Due to the dense pin layout of BGA packages, secape routing design on a printed circuit board is becoming more difficult. In this paper, we deal with a single layer routing problem to connect pins between two BGA packages. When corresponding pin pairs of two BGA packages are given, the orders of escape routings on the boundary of packages must be matched. For routing representation, we employ Potential Router method, which represents wiring routes by giving potential values to pins. To connect corresponding pin pairs, we utilize a characteristic of Potential Router, which guarantees a one-on-one correspondence between potential values and the orders of escape routes on the boundary of a pin-set. We aim to decrease the maximum routing congestion by changing routes exchanging the potential values of pins by simulated annealing method. |
| キーワード(和) | BGAパッケージ / 引き出し配線 / プリント基板 / ポテンシャル法 |
| キーワード(英) | BGA package / Escape routing / PCB / Potential router |
| 資料番号 | VLD2006-130,ICD2006-221 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
|---|---|
| 開催期間 | 2007/3/1(から1日開催) |
| 開催地（和） | |
| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
| 委員長氏名（英） | |
| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
|---|---|
| 本文の言語 | JPN |
| タイトル（和） | ピン集合間の引き出し順を考慮した配線手法(配置配線,システムオンシリコン設計技術並びにこれを活用したVLSI) |
| サブタイトル（和） | |
| タイトル（英） | Escape Fitting between a Pair of Pin-sets |
| サブタイトル（和） | |
| キーワード(1)（和/英） | BGAパッケージ / BGA package |
| キーワード(2)（和/英） | 引き出し配線 / Escape routing |
| キーワード(3)（和/英） | プリント基板 / PCB |
| キーワード(4)（和/英） | ポテンシャル法 / Potential router |
| 第 1 著者 氏名（和/英） | 稲木 雅人 / Masato INAGI |
| 第 1 著者 所属（和/英） | 北九州市立大学国際環境工学部 Faculty of Environmental Engineering, The University of Kitakyushu |
| 第 2 著者 氏名（和/英） | 高島 康裕 / Yasuhiro TAKASHIMA |
| 第 2 著者 所属（和/英） | 北九州市立大学国際環境工学部 Faculty of Environmental Engineering, The University of Kitakyushu |
| 第 3 著者 氏名（和/英） | 梶谷 洋司 / Yoji KAJITANI |
| 第 3 著者 所属（和/英） | 北九州市立大学国際環境工学部 Faculty of Environmental Engineering, The University of Kitakyushu |
| 発表年月日 | 2007-03-08 |
| 資料番号 | VLD2006-130,ICD2006-221 |
| 巻番号（vol） | vol.106 |
| 号番号（no） | 548 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |