| 講演名 | 2007-03-08 CADツールを用いた一般同期向けクロック木の一合成法(メモリ/クロック,システムオンシリコン設計技術並びにこれを活用したVLSI) 原田 陽介, 橋本 浩良, 小平 行秀, 高橋 篤司, |
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| 抄録(和) | 各レジスタに適切なタイミングでクロックを供給することで回路の様々な性能向上を目指している一般同期方式の実現に向けた様々な取り組みがなされているが,現在の設計環境を用いて高性能な一般同期回路を間単に実現できるとは必ずしも言えない.本稿では,現在広く用いられているCADツールを用いて,一般同期回路をクロック木の修正により実現する手法を提案する.提案手法では,まず,回路の高速化を達成しつつクロック木の配線長を抑えるため,レジスタをレイアウトに基づきクラスタに分割し,クラスタに属すレジスタに同じ対ミグでクロックを供給する手法を,クラスタ内の配線遅延が無視できない場合にも適用できるよう拡張し用いる.さらに,クラスタにクロックを供給するクロック木の構造をクロックタイミングに基づきトップダウンに決定し,CADツールにその情報を与えた後に,バッファ挿入,サイジングによりクロックタイミングを調整しつつ,CADツールの機能を用いてクロック木をレイアウト実現する.MIPS32互換プロセッサ回路を設計対象とした計算機実験では,提案手法を用いて既存の同期回路よりも約8%高速で,理論的な最小値に近いクロック周期を達成するクロック木が,CADツールを用いてレイアウト実現できることを確認した. |
| 抄録(英) | General-synchronous circuits, in which clock is inputted to each register at an appropriate timing, are expected to achieve the higher performance than the conventional circuits. However, high-performance general-synchronous circuits are not easy to design by using the current design environment. In this paper, we propose a design methodology of general-synchronous circuits that utilizes the widely-used current CAD tools. In the proposed design methodology, a circuit is obtained from a conventional circuit by modifying clock tree. In the proposed design methodology, first, in order to reduce the clock-tree size while maintaining the achievable clock period, registers are divided into clusters by using layout information where registers in a cluster are driven by a clock buffer. The method is enhanced from the conventional one so that intra-cluster delays are taken into account. Next, a clock tree that provides clock to each cluster is constructed. The clock tree topology is determined by top-down manner by using timing information. Then, clock timings are adjusted by buffer insertion and resizing. in experiment in which a MIPS32 compatible processor is designed, it is confirmed that a clock tree layout is obtained by using CAD tools which is 8% faster than the conventional sychronous circuit and which achieves almost theoretical minimum clock period. |
| キーワード(和) | 一般同期式回路 / クロックスケジュール / クラスタ / クロック木合成 |
| キーワード(英) | general-synchronous circuit / clock schedule / cluster / clock-tree synthesis |
| 資料番号 | VLD2006-127,ICD2006-218 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2007/3/1(から1日開催) |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | CADツールを用いた一般同期向けクロック木の一合成法(メモリ/クロック,システムオンシリコン設計技術並びにこれを活用したVLSI) |
| サブタイトル（和） | |
| タイトル（英） | A Clock Tree Synthesis Method by Using CAD Tools for General-synchronous Circuits |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 一般同期式回路 / general-synchronous circuit |
| キーワード(2)（和/英） | クロックスケジュール / clock schedule |
| キーワード(3)（和/英） | クラスタ / cluster |
| キーワード(4)（和/英） | クロック木合成 / clock-tree synthesis |
| 第 1 著者 氏名（和/英） | 原田 陽介 / Yousuke HARADA |
| 第 1 著者 所属（和/英） | 東京工業大学大学院理工学研究科集積システム専攻 Department of Communications and Integrated Systems, Tokyo Institute of Technology |
| 第 2 著者 氏名（和/英） | 橋本 浩良 / Hiroyoshi HASHIMOTO |
| 第 2 著者 所属（和/英） | 東京工業大学大学院理工学研究科集積システム専攻 Department of Communications and Integrated Systems, Tokyo Institute of Technology |
| 第 3 著者 氏名（和/英） | 小平 行秀 / Yukihide KOHIRA |
| 第 3 著者 所属（和/英） | 東京工業大学大学院理工学研究科集積システム専攻 Department of Communications and Integrated Systems, Tokyo Institute of Technology |
| 第 4 著者 氏名（和/英） | 高橋 篤司 / Atsushi TAKAHASHI |
| 第 4 著者 所属（和/英） | 東京工業大学大学院理工学研究科集積システム専攻 Department of Communications and Integrated Systems, Tokyo Institute of Technology |
| 発表年月日 | 2007-03-08 |
| 資料番号 | VLD2006-127,ICD2006-218 |
| 巻番号（vol） | vol.106 |
| 号番号（no） | 548 |
| ページ範囲 | pp.- |
| ページ数 | 5 |
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