| 講演名 | 2007-03-07 CMOS回路におけるタイミング歩留り最大化のためのゲートサイジング手法の提案(耐ノイズ・ばらつき設計(1),システムオンシリコン設計技術並びにこれを活用したVLSI) 坂本 良太, 室山 真徳, 石原 亨, 安浦 寛人, |
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| 抄録(和) | 半導体微細加工技術の進歩により,製造ばらつきによるチップの性能歩留り低下が問題となっている.従来から,回路の平均遅延時間を最小にするゲートサイジング手法が用いられていたが,我々は,要求される遅延時間を満たすチップの,チップ総数に対する割合をタイミング歩留りと定義し,タイミング歩留リを最大化するための新たなゲートサイジング手法を提案する.従来手法を用いた場合,ゲートサイズは常に一定の倍率で大きくなっていくのに対し,提案手法を用いた場合,ターゲット遅延時間・最終段の負荷容量によって,前段に対するゲートサイズの倍率が各段で異なることを確認した.さらに,タイミング歩留りの向上においても有効であることを確認した. |
| 抄録(英) | With the shrinking of transistors, yield degradation caused by process variations become a serious problem. The gate sizing technique for minimizing the average delay time of the circuits was used so far. The ratio to the total number of the chips of the chips that fill the demanded delay time is defined as the timing yield, and we propose a new gate sizing technique to maximize the timing yield. We confirmed that when using conventional technique, the gate size is enlarged always by a constant magnification, while when using proposed technique, magnification is different depending on the load capacitance and target delay time. In addition, it was confirmed that it was effective in the improvement of the timing yield. |
| キーワード(和) | 遅延時間ばらつき / タイミング歩留り / CMOS回路 / ゲートサイジング |
| キーワード(英) | Delay Variation / Timing Yield / CMOS Circuits / Gate Sizing |
| 資料番号 | VLD2006-117,ICD2006-208 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2007/2/28(から1日開催) |
| 開催地（和） | |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 副委員長氏名（和） | |
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| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | CMOS回路におけるタイミング歩留り最大化のためのゲートサイジング手法の提案(耐ノイズ・ばらつき設計(1),システムオンシリコン設計技術並びにこれを活用したVLSI) |
| サブタイトル（和） | |
| タイトル（英） | A Gate Sizing Technique for Maximizing Timing Yield of CMOS Circuits |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 遅延時間ばらつき / Delay Variation |
| キーワード(2)（和/英） | タイミング歩留り / Timing Yield |
| キーワード(3)（和/英） | CMOS回路 / CMOS Circuits |
| キーワード(4)（和/英） | ゲートサイジング / Gate Sizing |
| 第 1 著者 氏名（和/英） | 坂本 良太 / Ryota SAKAMOTO |
| 第 1 著者 所属（和/英） | 九州大学大学院システム情報科学府 Department of Electronics, Graduate School of Information Science and Electrical Engineering, Kyushu University |
| 第 2 著者 氏名（和/英） | 室山 真徳 / Masanori MUROYAMA |
| 第 2 著者 所属（和/英） | 九州大学システムLSI研究センター System LSI Research Center, Kyushu University |
| 第 3 著者 氏名（和/英） | 石原 亨 / Tohru ISHIHARA |
| 第 3 著者 所属（和/英） | 九州大学システムLSI研究センター System LSI Research Center, Kyushu University |
| 第 4 著者 氏名（和/英） | 安浦 寛人 / Hiroto YASUURA |
| 第 4 著者 所属（和/英） | 九州大学大学院システム情報科学研究院 Graduate School of Information Science and Electrical Engineering, Kyushu University |
| 発表年月日 | 2007-03-07 |
| 資料番号 | VLD2006-117,ICD2006-208 |
| 巻番号（vol） | vol.106 |
| 号番号（no） | 547 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |