| 講演名 | 2007-03-08 ポテンシャル法を用いたBGA配線手法(配置配線,システムオンシリコン設計技術並びにこれを活用したVLSI) 広松 隆幸, 稲木 雅人, 高島 康裕, 梶谷 洋司, |
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| 抄録(和) | 近年のLSIチップの大規模化,高集積化に伴い,パッケージのピン数も増加してきている.その増加に対応するため,Ball Grid Array(BGA)と呼ばれるパッケージが広く利用されている.しかし,このBGAにおける配線設計は複雑化しており,従来の手設計による手法では設計が不可能となっている.本稿では,一層BGAパッケージ配線におけるPads on the In-most(PoI)モデルに着目する.そのモデルにおいて,各ボールへのネット割り当てが未定である場合に対し,各ボール間の配線数が制約として与えられているときの配線長最小化を総ボール間配線数最小化問題として定義する.この問題に対し,平面配線の位相情報の表現手法であるポテンシャル法の利用を検討した.ポテンシャル法による配線では,各ボールにポテンシャルと呼ばれる順序関係をno-saddle制約の下で割り当てることにより,ボールからの配線経路が一意に定まる.このポテンシャルの割り当てを発見的に行なうアルゴリズムを提案する.また,ポテンシャル法のSimulated Annealing法により実装を行ない,提案アルゴリズムとの比較を行なった.そして,実験により,提案手法の有効性を確認した. |
| 抄録(英) | As the number of devices in an LSI chip becomes larger, the number of package pins also becomes larger. To fold the pins in the chip area, Ball Grid Array (BGA) packages are widely used. However, since the constrinats of the routing problem in BGA is too much and complicated, it is hard to design it manually. In this paper, we propose a novel routing algorithm for Pads on the In-most model (PoI) to minimize the total number of routes between adjacent pins, which has a strong relation with the minimum total wire length. We assume that i) the number of layers is one, ii) no assignment of nets to pads exists, and iii) the constraint of the number of nets between adjacent pins is given. For this problem, a novel representation of planar routing, called potential routing method, is used. On the potential routing, when a potential is assigned to each ball under the no-saddle constraint, the route of the ball is determined uniquely. Our algorithm is a heuristics based on the potential method. In addition, we compared the proposed method with SA-based algorithm also based on potential method. As a result, the proposed method output the less number of routes than that by SA-based algorithm. |
| キーワード(和) | Ball Grid Array(BGA) / ポテンシャル法 / モノトニック配線 / デザインルール / no-saddle制約 / 1層配線 / ネット割り当て |
| キーワード(英) | Ball Grid Array (BGA) / Potential router / Monotonic routing / Design rules / No-saddle constraints / Single layer routing / Net assignment |
| 資料番号 | VLD2006-131,ICD2006-222 |
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| 研究会情報 | |
| 研究会 | ICD |
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| 開催期間 | 2007/3/1(から1日開催) |
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| テーマ（英） | |
| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Integrated Circuits and Devices (ICD) |
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| 本文の言語 | JPN |
| タイトル（和） | ポテンシャル法を用いたBGA配線手法(配置配線,システムオンシリコン設計技術並びにこれを活用したVLSI) |
| サブタイトル（和） | |
| タイトル（英） | BGA Routing by The Potential Router |
| サブタイトル（和） | |
| キーワード(1)（和/英） | Ball Grid Array(BGA) / Ball Grid Array (BGA) |
| キーワード(2)（和/英） | ポテンシャル法 / Potential router |
| キーワード(3)（和/英） | モノトニック配線 / Monotonic routing |
| キーワード(4)（和/英） | デザインルール / Design rules |
| キーワード(5)（和/英） | no-saddle制約 / No-saddle constraints |
| キーワード(6)（和/英） | 1層配線 / Single layer routing |
| キーワード(7)（和/英） | ネット割り当て / Net assignment |
| 第 1 著者 氏名（和/英） | 広松 隆幸 / Takayuki HIROMATSU |
| 第 1 著者 所属（和/英） | 北九州市立大学国際環境工学部情報メディア工学科 Department of Infromation and Media Sciences, Faculty of Environmental Engineering, The University of Kitakyushu |
| 第 2 著者 氏名（和/英） | 稲木 雅人 / Masato INAGI |
| 第 2 著者 所属（和/英） | 北九州市立大学国際環境工学部情報メディア工学科 Department of Infromation and Media Sciences, Faculty of Environmental Engineering, The University of Kitakyushu |
| 第 3 著者 氏名（和/英） | 高島 康裕 / Yasuhiro TAKASHIMA |
| 第 3 著者 所属（和/英） | 北九州市立大学国際環境工学部情報メディア工学科 Department of Infromation and Media Sciences, Faculty of Environmental Engineering, The University of Kitakyushu |
| 第 4 著者 氏名（和/英） | 梶谷 洋司 / Yoji kAJITANI |
| 第 4 著者 所属（和/英） | 北九州市立大学国際環境工学部情報メディア工学科 Department of Infromation and Media Sciences, Faculty of Environmental Engineering, The University of Kitakyushu |
| 発表年月日 | 2007-03-08 |
| 資料番号 | VLD2006-131,ICD2006-222 |
| 巻番号（vol） | vol.106 |
| 号番号（no） | 551 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
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