| 講演名 | 2007/3/8 チップ内ネットワークの性能要求検証および最適化のための一手法(ネットワーク,通信) 村井 渉, 林 大輔, 中田 明夫, 木谷 友哉, 安本 慶一, 東野 輝夫, |
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| 抄録(和) | 本研究では,通信の動的な振舞いを考慮したチップ内ネットワークの性能要求検証手法,および,通信スケジューリングの最適化手法を提案する.提案する性能要求検証手法では,時間ペトリネットによって,チップ内ネットワークの動的振舞いをミクロ的にモデル化する.次に,通信のレイテンシ・スループットに関する要求性能を満たし,かつ,デッドロックが起こらないことをモデル検査によって検証する.通信スケジューリング最適化手法では,アプリケーションの各通信フローに対して,まず,レイテンシ要求を満たすために当該フローが通過するルータ群に対する時間制約を導出する.次に,得られた制約に基づいて,静的スケジューリング理論に基づくTDMAタイムスロット割り当て手法を適用することにより,より効率的にルータ資源を利用し,かつ,性能要求を満たす通信スケジューリング解の探索を行う. |
| 抄録(英) | In this paper, we propose a method for verifying performance requirements of Network-on-Chip(NoC) considering dynamic communication behavior of IP cores, and an optimization method of packet scheduling to guarantee performence requirements. In the proposed verification method, a microscopic dynamic behavior of an entire NoC architecture including communication behavior of IP cores is modeled by Time Petri Nets, and then whether given latency/throughput requirements for all communications are satisfied is checked using model checking. In the proposed optimization method, first, time constraints are assigned for each NoC router so that the given latency requirement can be satisfied for each communication flow of an application, and based on that, a TDMA scheduling for each router and each flow is derived according to the static real-time scheduling theory. By iteratively applying the verification method and the refining the TDMA scheduling in a certain policy, a resource-efficient and performance-guaranteed NoC communication scheduling can be explored. |
| キーワード(和) | チップ内ネットワーク / モデル検査 / 時間ペトリネット / 最適化 / スケジューリング |
| キーワード(英) | Network on Chip / Model Checking / Time Petri Xets / Optimization / Scheduling |
| 資料番号 | CPSY2006-81,DC2006-95 |
| 発行日 |
| 研究会情報 | |
| 研究会 | CPSY |
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| 開催期間 | 2007/3/8(から1日開催) |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Computer Systems (CPSY) |
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| 本文の言語 | JPN |
| タイトル（和） | チップ内ネットワークの性能要求検証および最適化のための一手法(ネットワーク,通信) |
| サブタイトル（和） | |
| タイトル（英） | A Method for Verifying Performance Requirements and Optimizing Communication Scheduling of Network-on-Chip |
| サブタイトル（和） | |
| キーワード(1)（和/英） | チップ内ネットワーク / Network on Chip |
| キーワード(2)（和/英） | モデル検査 / Model Checking |
| キーワード(3)（和/英） | 時間ペトリネット / Time Petri Xets |
| キーワード(4)（和/英） | 最適化 / Optimization |
| キーワード(5)（和/英） | スケジューリング / Scheduling |
| 第 1 著者 氏名（和/英） | 村井 渉 / Wataru MURAI |
| 第 1 著者 所属（和/英） | 大阪大学大学院情報科学研究科 Graduate School of Information Science and Technology, Osaka University |
| 第 2 著者 氏名（和/英） | 林 大輔 / Daisuke HAYASHI |
| 第 2 著者 所属（和/英） | 大阪大学基礎工学部 Faculty of Engineering Science, Osaka University |
| 第 3 著者 氏名（和/英） | 中田 明夫 / Akio NAKATA |
| 第 3 著者 所属（和/英） | 大阪大学大学院情報科学研究科 Graduate School of Information Science and Technology, Osaka University |
| 第 4 著者 氏名（和/英） | 木谷 友哉 / Tomoya KITANI |
| 第 4 著者 所属（和/英） | 奈良先端科学技術大学院大学情報科学研究科 Graduate School of Information Science, Nara Advanced Institute of Science and Technology |
| 第 5 著者 氏名（和/英） | 安本 慶一 / Keiichi YASUMOTO |
| 第 5 著者 所属（和/英） | 奈良先端科学技術大学院大学情報科学研究科 Graduate School of Information Science, Nara Advanced Institute of Science and Technology |
| 第 6 著者 氏名（和/英） | 東野 輝夫 / Teruo HIGASHINO |
| 第 6 著者 所属（和/英） | 大阪大学大学院情報科学研究科 Graduate School of Information Science and Technology, Osaka University |
| 発表年月日 | 2007/3/8 |
| 資料番号 | CPSY2006-81,DC2006-95 |
| 巻番号（vol） | vol.106 |
| 号番号（no） | 601 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |