講演名 2007/2/2
Reduction in Over-Testing of Delay Faults through False Paths Identification Using RTL Information
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抄録(和)
抄録(英) While design-for-testability (DFT) techniques are generally used in order to reduce test generation complexity, it induces over-testing problems. In general, DFT techniques make a large number of untestable path delay faults (PDFs) testable. However the PDFs which became testable do not affect the circuit performance even if they exist on paths because they were originally untestable. Therefore we consider that testing such PDFs is over-testing. In this work, we reduce the over-testing by identifying false paths using register transfer level information. Our method identifies a subset of false paths and multi-cycle paths within a reasonable time. Experimental results for some RTL benchmark circuits show that the effectiveness of our false path identification method.
キーワード(和)
キーワード(英) Over-testing / delay testing / path delay fault / false path / register-transfer level
資料番号 DC2006-87
発行日

研究会情報
研究会 DC
開催期間 2007/2/2(から1日開催)
開催地(和)
開催地(英)
テーマ(和)
テーマ(英)
委員長氏名(和)
委員長氏名(英)
副委員長氏名(和)
副委員長氏名(英)
幹事氏名(和)
幹事氏名(英)
幹事補佐氏名(和)
幹事補佐氏名(英)

講演論文情報詳細
申込み研究会 Dependable Computing (DC)
本文の言語 ENG
タイトル(和)
サブタイトル(和)
タイトル(英) Reduction in Over-Testing of Delay Faults through False Paths Identification Using RTL Information
サブタイトル(和)
キーワード(1)(和/英) / Over-testing
第 1 著者 氏名(和/英) / Yuki YOSHIKAWA
第 1 著者 所属(和/英)
Graduate School of Information Science, Nara Institute of Science and Technology
発表年月日 2007/2/2
資料番号 DC2006-87
巻番号(vol) vol.106
号番号(no) 528
ページ範囲 pp.-
ページ数 6
発行日