| 講演名 | 2007/2/2 ゲートレベルを用いたトランジスタショートに対するテスト生成法(セッション3 : テスト生成, VLSI設計とテスト及び一般) 樋上 喜信, / 高橋 寛, 小林 真也, 高松 雄三, |
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| 抄録(和) | 縮退故障や2線間ブリッジなど従来の故障モデルによるテストでは検出されないような欠陥が増大している.従って,従来の故障モデルでないトランジスタレベルの故障モデルによるテストが望まれている.本稿では,論理テスト環境においてトランジスタショートを検出するためのテスト生成法を提案する.まずトランジスタショートの故障動作を論理ゲート出力値に着目して定義し,故障モデルを構築する.この故障モデルを用いた場合,トランジスタレベルのシミュレーションは不要であり,ゲートレベルの故障シミュレータやテスト生成器を用いて,故障シミュレーションやテスト生成が可能である.提案するモデルに対して,故障検出率や故障検出効率について議論する.また,等価故障判定および冗長故障判定についても述べる.テスト生成では,回路変更を行い,縮退故障用テスト生成器を用いた手法を提案する.提案法の有効性は,ベンチマーク回路に対する実験を行うことで示される. |
| 抄録(英) | Recently, defects that are not covered by conventional fault models like stuck-at or 2-line bridging fault are increasing. Thus unconventional faults like transistor-level faults must be considered in future LSI tasting. In this article, we propose a test generation method for transistor shorts. The transistor short models used here are constructed by focusing on the output values on faulty gates. The models allow us to generate test patterns by using stuck-at fault tools. Transistor-level tools are never required. Moreover redundant transistor shorts are identified using the list of redundant stuck-at faults. The effectiveness of the proposed method is shown by experimental results for TSCAS bfmchmark circuits. |
| キーワード(和) | テスト生成 / トランジスタショート / 組合せ回路 / 故障シミュレーション |
| キーワード(英) | test generation / transistor short / combinational circuit / fault simulation |
| 資料番号 | DC2006-85 |
| 発行日 |
| 研究会情報 | |
| 研究会 | DC |
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| 開催期間 | 2007/2/2(から1日開催) |
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| 委員長氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Dependable Computing (DC) |
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| 本文の言語 | JPN |
| タイトル（和） | ゲートレベルを用いたトランジスタショートに対するテスト生成法(セッション3 : テスト生成, VLSI設計とテスト及び一般) |
| サブタイトル（和） | |
| タイトル（英） | Test Generation for Transistor Shorts based on Gate-level |
| サブタイトル（和） | |
| キーワード(1)（和/英） | テスト生成 / test generation |
| キーワード(2)（和/英） | トランジスタショート / transistor short |
| キーワード(3)（和/英） | 組合せ回路 / combinational circuit |
| キーワード(4)（和/英） | 故障シミュレーション / fault simulation |
| 第 1 著者 氏名（和/英） | 樋上 喜信 / Yoshinobu HIGAMI |
| 第 1 著者 所属（和/英） | 愛媛大学大学院理工学研究科 Course of Electrical and Electronic Engineering and Computer Science, Graduate School of Science and Engineering, Ehime University |
| 第 2 著者 氏名（和/英） | / 高橋 寛 / KewalK Saluja |
| 第 2 著者 所属（和/英） | / 愛媛大学大学院理工学研究科 Department of Electrical and Computer Engineering, University of Wisconsin - Madison |
| 第 3 著者 氏名（和/英） | 小林 真也 / Hiroshi TAKAHASHI |
| 第 3 著者 所属（和/英） | 愛媛大学大学院理工学研究科 Course of Electrical and Electronic Engineering and Computer Science, Graduate School of Science and Engineering, Ehime University |
| 第 4 著者 氏名（和/英） | 高松 雄三 / Shin-ya KOBAYASHI |
| 第 4 著者 所属（和/英） | 愛媛大学大学院理工学研究科 Course of Electrical and Electronic Engineering and Computer Science, Graduate School of Science and Engineering, Ehime University |
| 発表年月日 | 2007/2/2 |
| 資料番号 | DC2006-85 |
| 巻番号（vol） | vol.106 |
| 号番号（no） | 528 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |