| 講演名 | 2007-01-26 SFQ論理回路を用いた4-bビット・スライス・アダーの設計(ディジタル・一般) 朴 熙中, 山梨 裕希, 吉川 信行, 田中 雅光, 藤巻 朗, 寺井 弘高, 萬 伸一, |
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| 抄録(和) | 現在、様々な研究機関でSFQ論理回路を用いたディジタル回路の研究が行われている。その中で、我々はマイクロプロセッサの研究を行っている。このSFQマイクロプロセッサの設計はCOREアーキテクチャーに基づいており、設計の簡単化のために、1ビットずつデータを処理していくビット・シリアル・アーキテクチャーを用いてきた。しかし、回路の性能の向上のためにはビット幅を広くする必要がある。そこで、本論文ではnビットのビット・スライス毎にデータの加算を行うビット・スライス・アダーを提案する。提案したビット・スライス・アダーの桁上げの計算は桁上げ先見加算器に基づいており、各ビットスライスで生成された桁上げ信号は計算のスループットを上げるために内部でフィードバックされる。我々は、32bitの加算器において演算時間と素子数のビットスライス幅依存性を調べた。更に実際にビットスライス幅が4である4b-ビット・スライス・アダーの設計を行い、高速テストにより正常動作を確認した。 |
| 抄録(英) | Recently, a lot of researches on designing digital circuits by using SFQ logic circuits have been carried out extensively. We have been developing SFQ microprocessors based on the CORE architecture. In our SFQ microprocessor design, a bit-serial architecture, where the width of the data processed at the same time is 1-bit, has been used up to now to simplify the hardware complexity. In order to increase the performance of the microprocessor, however, we have to increase the width of the data processed at the same time, i.e. bit-slice width. In this paper, we present an architecture of bit-slice adder. In the proposed bit-slice adder, a logarithmic carry look-ahead adder architecture (CLA) was adapted to generate the carries, where the carries generated in the bit-slice data are fed back into the following bit-slice data internally to increase the throughput of the operation. We will show dependences of the operating time and the hardware cost of the bit-slice adder on the bit-slice width. We have also implemented a 4b bit-slice adder using SRL 2.5kA/cm^2 niobium standard process, and demonstrated its high-speed operation. |
| キーワード(和) | SFQ論理回路 / ビット・スライス・アダー / 加算器 / COREアーキテクチャー / 桁上げ先見加算器 |
| キーワード(英) | SFQ logic circuit / bit-slice adder / adder / CORE architecture / carry look-ahead adder |
| 資料番号 | SCE2006-32 |
| 発行日 |
| 研究会情報 | |
| 研究会 | SCE |
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| 開催期間 | 2007/1/19(から1日開催) |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Superconductive Electronics (SCE) |
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| 本文の言語 | JPN |
| タイトル（和） | SFQ論理回路を用いた4-bビット・スライス・アダーの設計(ディジタル・一般) |
| サブタイトル（和） | |
| タイトル（英） | Design and Implementation of the 4-b Bit-Slice Adder using SFQ Circuits |
| サブタイトル（和） | |
| キーワード(1)（和/英） | SFQ論理回路 / SFQ logic circuit |
| キーワード(2)（和/英） | ビット・スライス・アダー / bit-slice adder |
| キーワード(3)（和/英） | 加算器 / adder |
| キーワード(4)（和/英） | COREアーキテクチャー / CORE architecture |
| キーワード(5)（和/英） | 桁上げ先見加算器 / carry look-ahead adder |
| 第 1 著者 氏名（和/英） | 朴 熙中 / Hee-joung PARK |
| 第 1 著者 所属（和/英） | 横浜国立大学大学院 工学府 Faculty of Engineering, Yokohama National University |
| 第 2 著者 氏名（和/英） | 山梨 裕希 / Yuki YAMANASHI |
| 第 2 著者 所属（和/英） | 横浜国立大学大学院 工学府 Faculty of Engineering, Yokohama National University |
| 第 3 著者 氏名（和/英） | 吉川 信行 / Nobuyuki YOSHIKAWA |
| 第 3 著者 所属（和/英） | 横浜国立大学大学院 工学府 Faculty of Engineering, Yokohama National University |
| 第 4 著者 氏名（和/英） | 田中 雅光 / Masamitsu TANAKA |
| 第 4 著者 所属（和/英） | 名古屋大学大学院 工学研究科 Department of Quantum Engineering, Nagoya University |
| 第 5 著者 氏名（和/英） | 藤巻 朗 / Akira FUJIMAKI |
| 第 5 著者 所属（和/英） | 名古屋大学大学院 工学研究科 Department of Quantum Engineering, Nagoya University |
| 第 6 著者 氏名（和/英） | 寺井 弘高 / Hirotaka TERAI |
| 第 6 著者 所属（和/英） | 情報通信研究機構 NICT |
| 第 7 著者 氏名（和/英） | 萬 伸一 / Shinichi YOROZU |
| 第 7 著者 所属（和/英） | NEC基礎・環境研究所 NEC |
| 発表年月日 | 2007-01-26 |
| 資料番号 | SCE2006-32 |
| 巻番号（vol） | vol.106 |
| 号番号（no） | 503 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |