| 講演名 | 2006-11-30 LUT型FPGAを対象とした消費電力および遅延の見積もり手法について(高速化/低消費電力化II,デザインガイア2006-VLSI設計の新しい大地を考える研究会) 中村 隆二, 松永 裕介, |
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| 抄録(和) | FPGAの消費電力削減と性能向上を実現させるためには、アーキテクチャと回路合成技術の面から考えなければならない。本研究では、消費電力および遅延の削減を目的関数とする配置配線アルゴリズムの提案を目指している。本稿では、そのための基礎技術としてLUT型FPGAを対象とした消費電力および遅延の見積もり手法の提案を行い、精度の評価を行うためにNanosimによる見積もり結果との比較を行った。 |
| 抄録(英) | It is necessary to consider the architecture and synthesis technology to achieve the power reduction and the performance improvement of FPGA. In this research, it proposes the placement and routing algorithm for power and delay reduction. In this paper, it proposes the power and delay estimation method for LUT-based FPGAs, and it compared with the estimate result by Nanosim to evaluate accuracy. |
| キーワード(和) | FPGA / EDA / 見積もり / 消費電力 / 遅延 |
| キーワード(英) | FPGA / EDA / estimation / power / delay |
| 資料番号 | VLD2006-72,DC2006-59 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2006/11/23(から1日開催) |
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| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | LUT型FPGAを対象とした消費電力および遅延の見積もり手法について(高速化/低消費電力化II,デザインガイア2006-VLSI設計の新しい大地を考える研究会) |
| サブタイトル（和） | |
| タイトル（英） | On power and delay estimation method for LUT-based FPGAs |
| サブタイトル（和） | |
| キーワード(1)（和/英） | FPGA / FPGA |
| キーワード(2)（和/英） | EDA / EDA |
| キーワード(3)（和/英） | 見積もり / estimation |
| キーワード(4)（和/英） | 消費電力 / power |
| キーワード(5)（和/英） | 遅延 / delay |
| 第 1 著者 氏名（和/英） | 中村 隆二 / Ryuji NAKAMURA |
| 第 1 著者 所属（和/英） | 九州大学大学院システム情報科学府 Graduate School of Information Science and Electrical Engineering Kyushu University |
| 第 2 著者 氏名（和/英） | 松永 裕介 / Yusuke MATSUNAGA |
| 第 2 著者 所属（和/英） | 九州大学大学院システム情報科学研究院 Faculty of Information Science and Electrical Engineering Kyushu University |
| 発表年月日 | 2006-11-30 |
| 資料番号 | VLD2006-72,DC2006-59 |
| 巻番号（vol） | vol.106 |
| 号番号（no） | 389 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |