| 講演名 | 2006-11-28 高速モードと低消費電力モードを有する2線式論理回路の設計手法(論理・回路設計,デザインガイア2006-VLSI設計の新しい大地を考える研究会) 森本 薫夫, 永田 真, 瀧 和男, |
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| 抄録(和) | ASDMDL (Asymmetric Slope Dual Mode Differential Logic)は高速ダイナミック回路とスタティックCMOSの2つの特徴を持つ2線論理回路方式である.通常は演算相とプリチャージ相の2相で動作し,信号の立ち上がり遷移と立ち下がり遷移に要する時間を意図的に非対称とすることで高速動作を実現する.一方,高速動作を必要としない場合には,スタティックCMOSと同様にプリチャージなしの単相で動作し,余分な消費電力を削減する.この2つの動作を切り替えることで,設計した回路の動作条件に合った性能を引き出すことができる.ダイナミック回路の論理合成手法を用いることで,ASDMDL回路とスタティックCMOSを混載したデジタルコアの論理合成・自動配置配線手法を実現できる.クリティカルパス部を中心にASDMDLを適用したASDMDL/CMOS混在プロセッサの最高動作周波数は232MHzであり,完全CMOS設計のプロセッサと比較して14%の高速化を実現できることを,0.18μmCMOSプロセスによるテストチップで実証した.一方,100MHz動作時における単相動作の消費電力はCMOSとほとんど等しく,3%減少した. |
| 抄録(英) | Asymmetric Slope Dual Mode Differential Logic (ASDMDL) embodies high-speed dynamic and low-power static operations in a single design. Two-phase dual-rail logic signaling is used in a high-speed operation, where logical evaluation is preceded by pre-charge and asserts one of the rails with asymmetrically shortened rise transition to express a binary result. On the other hand, a single-phase differential logic signaling eliminates pre-charge and leads a low-power static operation. The operation mode is defined by the logic signaling styles and control signal is not needed in a logic cell. Design of mixed CMOS and ASDMDL logic circuits can be automated with logic synthesis and place-and-route techniques, since a physical ASDMDL cell is prepared compliantly to a CMOS standard-cell design flow. An example mixed ASDMDL/CMOS micro-processor in a 0.18-μm CMOS technology demonstrated 232 MHz operation, corresponding to 14% speed improvement compared with a full CMOS implementation, by substituting ASDMDL cells for only 4% of CMOS logic cells in data paths. The low-speed operation of ASDMDL at 100 MHz was almost equivalent to CMOS, however, 3% of power consumption was reduced due to the use of ASDMDL complex logic cells. Area overhead was less than 4%. |
| キーワード(和) | ASDMDL / 2線式論理回路 / 2つの動作モード / 非対称な信号遷移 / 高速動作 |
| キーワード(英) | ASDMDL / dual-rail logic / dual-mode operaion / asymmetric slope / high-speed |
| 資料番号 | VLD2006-60,DC2006-47 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2006/11/21(から1日開催) |
| 開催地（和） | |
| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 副委員長氏名（和） | |
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| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | 高速モードと低消費電力モードを有する2線式論理回路の設計手法(論理・回路設計,デザインガイア2006-VLSI設計の新しい大地を考える研究会) |
| サブタイトル（和） | |
| タイトル（英） | Asymmetric Slope Differential Logic with High-Speed and Low-Power Operation Modes |
| サブタイトル（和） | |
| キーワード(1)（和/英） | ASDMDL / ASDMDL |
| キーワード(2)（和/英） | 2線式論理回路 / dual-rail logic |
| キーワード(3)（和/英） | 2つの動作モード / dual-mode operaion |
| キーワード(4)（和/英） | 非対称な信号遷移 / asymmetric slope |
| キーワード(5)（和/英） | 高速動作 / high-speed |
| 第 1 著者 氏名（和/英） | 森本 薫夫 / Masao MORIMOTO |
| 第 1 著者 所属（和/英） | 神戸大学 大学院自然科学研究科,工学部情報知能工学科 Graduate School of Science and Technology, Department of Computer and Systems Engineering, Kobe University |
| 第 2 著者 氏名（和/英） | 永田 真 / Makoto NAGATA |
| 第 2 著者 所属（和/英） | 神戸大学 大学院自然科学研究科,工学部情報知能工学科 Graduate School of Science and Technology, Department of Computer and Systems Engineering, Kobe University |
| 第 3 著者 氏名（和/英） | 瀧 和男 / Kazuo TAKI |
| 第 3 著者 所属（和/英） | エイ・アイ・エル株式会社 AIL Co., Ltd. |
| 発表年月日 | 2006-11-28 |
| 資料番号 | VLD2006-60,DC2006-47 |
| 巻番号（vol） | vol.106 |
| 号番号（no） | 387 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |