| 講演名 | 2006-11-30 ストリームアプリケーションを用いたマルチコアDRPの性能評価(リコンフィギャラブルアーキテクチャI,デザインガイア2006-VLSI設計の新しい大地を考える研究会) 桂 直弘, 長谷川 揚平, トウアン ヴマン, 松谷 宏紀, 天野 英晴, |
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| 抄録(和) | 動的リコンフィギャラブルプロセッサにおけるコンテキストの時分割多重実行を様々な組み込み用のアプリケーションを用いて評価した結果,比較的小さなサイズのPEアレイを用いる方が面積および電力の効率が高いことが明らかになってきた.ストリーム処理においては,データが一定間隔で到着するため,比較的小さなサイズのPEアレイを複数設け,タスク単位でパイプライン処理を行うことで,大きなサイズのPEアレイを一つ用いるよりも効率良く処理を行うことが可能である.本稿では,比較的小規模の動的リコンフィギャラブルプロセッサを複数個,スイッチにより接続したマルチコア構成を提案し,その性能を評価した.JPEGエンコーダを実装した結果,シングルコア構成に比べて約2.63倍の性能向上を実現した. |
| 抄録(英) | Recent experimental results of dynamically reconfigurable processors suggest that small size PE arrays can improve in terms of throughput, power consumption, and efficiency of PE utilization. Most of the target applications of dynamically reconfigurable systems are stream processing, in which data blocks to be processed are iteratively received in a certain interval. Thus, by dividing an application into sequential processes, implementing each process into one small PE array, and executing in the pipelined manner, PE utilization can be used more efficiently and the performance of the application can be improved. This paper proposes a multi-core system comprising several DRP cores connected via a switch. Evaluation results from a JPEG encoder implementation show that the throughput of the multi-core system is improved almost 2.63 times that of the single-core system. |
| キーワード(和) | DRP / チップ内ネットワーク / マルチコア / パイプライン処理 |
| キーワード(英) | DRP / Network-on-Chips / Multi-Core / Pipeline Process |
| 資料番号 | RECONF2006-52 |
| 発行日 |
| 研究会情報 | |
| 研究会 | RECONF |
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| 開催期間 | 2006/11/23(から1日開催) |
| 開催地（和） | |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 副委員長氏名（和） | |
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| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Reconfigurable Systems (RECONF) |
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| 本文の言語 | JPN |
| タイトル（和） | ストリームアプリケーションを用いたマルチコアDRPの性能評価(リコンフィギャラブルアーキテクチャI,デザインガイア2006-VLSI設計の新しい大地を考える研究会) |
| サブタイトル（和） | |
| タイトル（英） | Performance Evaluation of Multi-core DRP for Stream Application |
| サブタイトル（和） | |
| キーワード(1)（和/英） | DRP / DRP |
| キーワード(2)（和/英） | チップ内ネットワーク / Network-on-Chips |
| キーワード(3)（和/英） | マルチコア / Multi-Core |
| キーワード(4)（和/英） | パイプライン処理 / Pipeline Process |
| 第 1 著者 氏名（和/英） | 桂 直弘 / Naohiro KATSURA |
| 第 1 著者 所属（和/英） | 慶應義塾大学大学院理工学研究科 Graduate School of Science and Technology, Keio University |
| 第 2 著者 氏名（和/英） | 長谷川 揚平 / Yohei HASEGAWA |
| 第 2 著者 所属（和/英） | 慶應義塾大学大学院理工学研究科 Graduate School of Science and Technology, Keio University |
| 第 3 著者 氏名（和/英） | トウアン ヴマン / Vu MANH TUAN |
| 第 3 著者 所属（和/英） | 慶應義塾大学大学院理工学研究科 Graduate School of Science and Technology, Keio University |
| 第 4 著者 氏名（和/英） | 松谷 宏紀 / Hiroki MATSUTANI |
| 第 4 著者 所属（和/英） | 慶應義塾大学大学院理工学研究科 Graduate School of Science and Technology, Keio University |
| 第 5 著者 氏名（和/英） | 天野 英晴 / Hideharu AMANO |
| 第 5 著者 所属（和/英） | 慶應義塾大学大学院理工学研究科 Graduate School of Science and Technology, Keio University |
| 発表年月日 | 2006-11-30 |
| 資料番号 | RECONF2006-52 |
| 巻番号（vol） | vol.106 |
| 号番号（no） | 394 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |