講演名 2006-11-29
LSI電源設計検証のための順序回路の最大動作率解析(高速化/低消費電力化I,デザインガイア2006-VLSI設計の新しい大地を考える研究会)
樋口 博之, 金澤 裕治, 盛山 修, 伊藤 則之,
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抄録(和) 本稿では,LSIオンチップ電源設計検証のために,順序回路に対して動作率ができるだけ大きい入力パタンを効率的に生成する方法を提案する.本手法ではATPGベースの同時動作ペア解析を導入することで,最大動作率解析問題を最大クリーク問題に帰着する.実験により大規模回路にも適用でき,質のよいパタンが得られることを示す.
抄録(英) We present a method for calculating maximum switching activity in sequential circuits for power supply noise analysis. The approach is based on pair-wise simultaneous switching activity analysis using ATPG techniques for sequential circuits. The information obtained by simultaneous switching analysis between each gate pair is used to generate lower and upper bounds of maximum switching activity based on maximum clique formulation.
キーワード(和) オンチップ電源設計 / 電源ノイズ検証 / 最大動作率 / 順序回路 / ATPG / クリーク
キーワード(英) on-chip power noise analysis / maximum switching activity / sequential circuit / ATPG / clique
資料番号 VLD2006-68,DC2006-55
発行日

研究会情報
研究会 DC
開催期間 2006/11/22(から1日開催)
開催地(和)
開催地(英)
テーマ(和)
テーマ(英)
委員長氏名(和)
委員長氏名(英)
副委員長氏名(和)
副委員長氏名(英)
幹事氏名(和)
幹事氏名(英)
幹事補佐氏名(和)
幹事補佐氏名(英)

講演論文情報詳細
申込み研究会 Dependable Computing (DC)
本文の言語 JPN
タイトル(和) LSI電源設計検証のための順序回路の最大動作率解析(高速化/低消費電力化I,デザインガイア2006-VLSI設計の新しい大地を考える研究会)
サブタイトル(和)
タイトル(英) Analysis of Maximum Switching Activities in Sequential Logic Circuits for Power Supply Integrity Validation
サブタイトル(和)
キーワード(1)(和/英) オンチップ電源設計 / on-chip power noise analysis
キーワード(2)(和/英) 電源ノイズ検証 / maximum switching activity
キーワード(3)(和/英) 最大動作率 / sequential circuit
キーワード(4)(和/英) 順序回路 / ATPG
キーワード(5)(和/英) ATPG / clique
キーワード(6)(和/英) クリーク
第 1 著者 氏名(和/英) 樋口 博之 / Hiroyuki HIGUCHI
第 1 著者 所属(和/英) (株)富士通研究所
FUJITSU LABORATORIES LTD.
第 2 著者 氏名(和/英) 金澤 裕治 / Yuzi KANAZAWA
第 2 著者 所属(和/英) (株)富士通研究所
FUJITSU LABORATORIES LTD.
第 3 著者 氏名(和/英) 盛山 修 / Osamu MORIYAMA
第 3 著者 所属(和/英) (株)富士通研究所
FUJITSU LABORATORIES LTD.
第 4 著者 氏名(和/英) 伊藤 則之 / Noriyuki ITO
第 4 著者 所属(和/英) 富士通(株)
FUJITSU LIMITED
発表年月日 2006-11-29
資料番号 VLD2006-68,DC2006-55
巻番号(vol) vol.106
号番号(no) 391
ページ範囲 pp.-
ページ数 6
発行日