| 講演名 | 2006-09-26 極薄シリコン層を有するSOI MOSFETにおける(001)面及び、(111)面のフォノン散乱電子移動度のモデル化(プロセス・デバイス・回路シミュレーション及び一般) 山村 毅, 佐藤 伸吾, 大村 泰久, |
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| 抄録(和) | 本報告では、SOI MOSFETのSi層の薄膜化に伴うフォノン散乱電子移動度の変化を量子効果を考慮したシミュレーションにより導出し、SOI層膜厚及び、実効縦方向電界強度の関数としてモデル化した。SOI MOSFET動作に関するシミュレーション及びモデル化は、(001)面及び(111)面においてそれぞれシングルゲートとダブルゲートについて行った。提案したモデルは量子シミュレーション結果をよく再現する。また、提案した移動度モデル及び量子効果を考慮した電子濃度を用いて、(001)面及び(111)面においてSOI層膜厚が10-nmのSOI MOSFETのI_d-V_g及びg_m-V_g特性を概算した。モデルを用いて概算した結果と2次元デバイスシミュレーター(DEESIS simulator)による計算結果とを比較し、導出した移動度モデルの意義を明らかにする。 |
| 抄録(英) | This paper proposes empirical models of the phonon-limited electron mobility of single-gate (SG) and double-gate (DG) SOI MOSFETs with (001) or (111) Si surface channel; they are functions of SOI layer thickness and the effective electric field. The proposed phonon-limited electron mobility models accurately reproduce self-consistent simulation results. Using the electron density derived from quantum simulations and the proposed empirical electron mobility models, I_d-V_g and g_m-V_g characteristics of SG and DG SOI MOSFETs with a 10-nm-thick SOI layer on (001) or (111) surface, are calculated in order to examine the potential of the proposed mobility models; they are compared to 2-D device simulation results (DEESIS simulator). It has been shown that the DESSIS results are not reliable if the device has such a thin SOI layer. The proposed model, on the other hand, clearly reproduces the impact of Si surface orientation and device structure. The proposed models are quite useful to precisely, and simply, estimate the drive current of various SOI MOSFETs and to reduce the computation time in device simulations and circuit simulations. |
| キーワード(和) | SOI MOSFET / 電子移動度 / フォノン散乱 / 量子効果 / 面方位 |
| キーワード(英) | SOI MOSFET / electron mobility / phonon scattering / quantum effects / surface orientation |
| 資料番号 | VLD2006-46,SDM2006-167 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2006/9/19(から1日開催) |
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| テーマ（和） | |
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| 委員長氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | 極薄シリコン層を有するSOI MOSFETにおける(001)面及び、(111)面のフォノン散乱電子移動度のモデル化(プロセス・デバイス・回路シミュレーション及び一般) |
| サブタイトル（和） | |
| タイトル（英） | Empirical Models of Phonon-Limited Electron Mobility for Ultra-Thin Body Single-Gate and Double-Gate SOI MOSFETs with (001) or (111) Si Surface Channel |
| サブタイトル（和） | |
| キーワード(1)（和/英） | SOI MOSFET / SOI MOSFET |
| キーワード(2)（和/英） | 電子移動度 / electron mobility |
| キーワード(3)（和/英） | フォノン散乱 / phonon scattering |
| キーワード(4)（和/英） | 量子効果 / quantum effects |
| キーワード(5)（和/英） | 面方位 / surface orientation |
| 第 1 著者 氏名（和/英） | 山村 毅 / Tsuyoshi YAMAMURA |
| 第 1 著者 所属（和/英） | 関西大学 大学院工学研究科 Graduate School of Engineering, Kansai University |
| 第 2 著者 氏名（和/英） | 佐藤 伸吾 / Shingo SATO |
| 第 2 著者 所属（和/英） | 関西大学 大学院工学研究科 Graduate School of Engineering, Kansai University |
| 第 3 著者 氏名（和/英） | 大村 泰久 / Yasuhisa OMURA |
| 第 3 著者 所属（和/英） | 関西大学 大学院工学研究科:関西大学・先端科学技術推進機構 ORDIST, Kansai University |
| 発表年月日 | 2006-09-26 |
| 資料番号 | VLD2006-46,SDM2006-167 |
| 巻番号（vol） | vol.106 |
| 号番号（no） | 255 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
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